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DDRPHYC

Peripheral Memory Blocks

address_offset : 0x0 Bytes (0x0)
size : 0x1000 byte (0x0)
mem_usage : registers
protection :

Registers

DDRPHYC_RIDR (RIDR)

DDRPHYC_DLLGCR (DLLGCR)

DDRPHYC_ACDLLCR (ACDLLCR)

DDRPHYC_GPR0 (GPR0)

DDRPHYC_GPR1 (GPR1)

DDRPHYC_PTR0 (PTR0)

DDRPHYC_ZQ0CR0 (ZQ0CR0)

DDRPHYC_ZQ0CR1 (ZQ0CR1)

DDRPHYC_ZQ0SR0 (ZQ0SR0)

DDRPHYC_ZQ0SR1 (ZQ0SR1)

DDRPHYC_PTR1 (PTR1)

DDRPHYC_DX0GCR (DX0GCR)

DDRPHYC_DX0GSR0 (DX0GSR0)

DDRPHYC_DX0GSR1 (DX0GSR1)

DDRPHYC_DX0DLLCR (DX0DLLCR)

DDRPHYC_DX0DQTR (DX0DQTR)

DDRPHYC_DX0DQSTR (DX0DQSTR)

DDRPHYC_PTR2 (PTR2)

DDRPHYC_DX1GCR (DX1GCR)

DDRPHYC_DX1GSR0 (DX1GSR0)

DDRPHYC_DX1GSR1 (DX1GSR1)

DDRPHYC_DX1DLLCR (DX1DLLCR)

DDRPHYC_DX1DQTR (DX1DQTR)

DDRPHYC_DX1DQSTR (DX1DQSTR)

DDRPHYC_ACIOCR (ACIOCR)

DDRPHYC_DX2GCR (DX2GCR)

DDRPHYC_DX2GSR0 (DX2GSR0)

DDRPHYC_DX2GSR1 (DX2GSR1)

DDRPHYC_DX2DLLCR (DX2DLLCR)

DDRPHYC_DX2DQTR (DX2DQTR)

DDRPHYC_DX2DQSTR (DX2DQSTR)

DDRPHYC_DXCCR (DXCCR)

DDRPHYC_DX3GCR (DX3GCR)

DDRPHYC_DX3GSR0 (DX3GSR0)

DDRPHYC_DX3GSR1 (DX3GSR1)

DDRPHYC_DX3DLLCR (DX3DLLCR)

DDRPHYC_DX3DQTR (DX3DQTR)

DDRPHYC_DX3DQSTR (DX3DQSTR)

DDRPHYC_DSGCR (DSGCR)

DDRPHYC_DCR (DCR)

DDRPHYC_DTPR0 (DTPR0)

DDRPHYC_DTPR1 (DTPR1)

DDRPHYC_DTPR2 (DTPR2)

DDRPHYC_PIR (PIR)

DDRPHYC_DDR3_MR0 (DDR3_MR0)

DDRPHYC_DDR3_MR1 (DDR3_MR1)

DDRPHYC_DDR3_MR2 (DDR3_MR2)

DDRPHYC_DDR3_MR3 (DDR3_MR3)

DDRPHYC_ODTCR (ODTCR)

DDRPHYC_DTAR (DTAR)

DDRPHYC_DTDR0 (DTDR0)

DDRPHYC_DTDR1 (DTDR1)

DDRPHYC_PGCR (PGCR)

DDRPHYC_PGSR (PGSR)


DDRPHYC_RIDR (RIDR)

DDRPHYC revision ID register
address_offset : 0x0 Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_RIDR DDRPHYC_RIDR read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 PUBMNR PUBMDR PUBMJR PHYMNR PHYMDR PHYMJR UDRID

PUBMNR : PUBMNR
bits : 0 - 3 (4 bit)

PUBMDR : PUBMDR
bits : 4 - 7 (4 bit)

PUBMJR : PUBMJR
bits : 8 - 11 (4 bit)

PHYMNR : PHYMNR
bits : 12 - 15 (4 bit)

PHYMDR : PHYMDR
bits : 16 - 19 (4 bit)

PHYMJR : PHYMJR
bits : 20 - 23 (4 bit)

UDRID : UDRID
bits : 24 - 31 (8 bit)


DDRPHYC_DLLGCR (DLLGCR)

DDRPHYC DDR global control register
address_offset : 0x10 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DLLGCR DDRPHYC_DLLGCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DRES IPUMP TESTEN DTC ATC TESTSW MBIAS SBIAS2_0 BPS200 SBIAS5_3 FDTRMSL LOCKDET DLLRSVD2

DRES : DRES
bits : 0 - 1 (2 bit)

IPUMP : IPUMP
bits : 2 - 4 (3 bit)

TESTEN : TESTEN
bits : 5 - 5 (1 bit)

DTC : DTC
bits : 6 - 8 (3 bit)

ATC : ATC
bits : 9 - 10 (2 bit)

TESTSW : TESTSW
bits : 11 - 11 (1 bit)

MBIAS : MBIAS
bits : 12 - 19 (8 bit)

SBIAS2_0 : SBIAS2_0
bits : 20 - 22 (3 bit)

BPS200 : BPS200
bits : 23 - 23 (1 bit)

SBIAS5_3 : SBIAS5_3
bits : 24 - 26 (3 bit)

FDTRMSL : FDTRMSL
bits : 27 - 28 (2 bit)

LOCKDET : LOCKDET
bits : 29 - 29 (1 bit)

DLLRSVD2 : DLLRSVD2
bits : 30 - 31 (2 bit)


DDRPHYC_ACDLLCR (ACDLLCR)

DDRPHYC AC DLL control register
address_offset : 0x14 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_ACDLLCR DDRPHYC_ACDLLCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 MFBDLY MFWDLY ATESTEN DLLSRST DLLDIS

MFBDLY : MFBDLY
bits : 6 - 8 (3 bit)

MFWDLY : MFWDLY
bits : 9 - 11 (3 bit)

ATESTEN : ATESTEN
bits : 18 - 18 (1 bit)

DLLSRST : DLLSRST
bits : 30 - 30 (1 bit)

DLLDIS : DLLDIS
bits : 31 - 31 (1 bit)


DDRPHYC_GPR0 (GPR0)

DDRPHYC general purpose register 0
address_offset : 0x178 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_GPR0 DDRPHYC_GPR0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 GPR0

GPR0 : GPR0
bits : 0 - 31 (32 bit)


DDRPHYC_GPR1 (GPR1)

DDRPHYC general purpose register 1
address_offset : 0x17C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_GPR1 DDRPHYC_GPR1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 GPR1

GPR1 : GPR1
bits : 0 - 31 (32 bit)


DDRPHYC_PTR0 (PTR0)

DDRPHYC PT register 0
address_offset : 0x18 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_PTR0 DDRPHYC_PTR0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 TDLLSRST TDLLLOCK TITMSRST

TDLLSRST : TDLLSRST
bits : 0 - 5 (6 bit)

TDLLLOCK : TDLLLOCK
bits : 6 - 17 (12 bit)

TITMSRST : TITMSRST
bits : 18 - 21 (4 bit)


DDRPHYC_ZQ0CR0 (ZQ0CR0)

DDRPHYC ZQ0C register 0
address_offset : 0x180 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_ZQ0CR0 DDRPHYC_ZQ0CR0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ZDATA ZDEN ZCALBYP ZCAL ZQPD

ZDATA : ZDATA
bits : 0 - 19 (20 bit)

ZDEN : ZDEN
bits : 28 - 28 (1 bit)

ZCALBYP : ZCALBYP
bits : 29 - 29 (1 bit)

ZCAL : ZCAL
bits : 30 - 30 (1 bit)

ZQPD : ZQPD
bits : 31 - 31 (1 bit)


DDRPHYC_ZQ0CR1 (ZQ0CR1)

DDRPHYC ZQ0CR1 register
address_offset : 0x184 Bytes (0x0)
size : 8 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_ZQ0CR1 DDRPHYC_ZQ0CR1 read-write 0 1 2 3 4 5 6 7 Resets to 0 0 0 0 0 0 0 0 ZPROG

ZPROG : ZPROG
bits : 0 - 7 (8 bit)


DDRPHYC_ZQ0SR0 (ZQ0SR0)

DDRPHYC ZQ0S register 0
address_offset : 0x188 Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_ZQ0SR0 DDRPHYC_ZQ0SR0 read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ZCTRL ZERR ZDONE

ZCTRL : ZCTRL
bits : 0 - 19 (20 bit)

ZERR : ZERR
bits : 30 - 30 (1 bit)

ZDONE : ZDONE
bits : 31 - 31 (1 bit)


DDRPHYC_ZQ0SR1 (ZQ0SR1)

DDRPHYC ZQ0S register 1
address_offset : 0x18C Bytes (0x0)
size : 8 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_ZQ0SR1 DDRPHYC_ZQ0SR1 read-only 0 1 2 3 4 5 6 7 Resets to 0 0 0 0 0 0 0 0 ZPD ZPU OPD OPU

ZPD : ZPD
bits : 0 - 1 (2 bit)

ZPU : ZPU
bits : 2 - 3 (2 bit)

OPD : OPD
bits : 4 - 5 (2 bit)

OPU : OPU
bits : 6 - 7 (2 bit)


DDRPHYC_PTR1 (PTR1)

DDRPHYC PT register 1
address_offset : 0x1C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_PTR1 DDRPHYC_PTR1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 TDINIT0 TDINIT1

TDINIT0 : TDINIT0
bits : 0 - 18 (19 bit)

TDINIT1 : TDINIT1
bits : 19 - 26 (8 bit)


DDRPHYC_DX0GCR (DX0GCR)

DDRPHYC byte lane 0 GC register
address_offset : 0x1C0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX0GCR DDRPHYC_DX0GCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DXEN DQSODT DQODT DXIOM DXPDD DXPDR DQSRPD DSEN DQSRTT DQRTT RTTOH RTTOAL R0RVSL

DXEN : DXEN
bits : 0 - 0 (1 bit)

DQSODT : DQSODT
bits : 1 - 1 (1 bit)

DQODT : DQODT
bits : 2 - 2 (1 bit)

DXIOM : DXIOM
bits : 3 - 3 (1 bit)

DXPDD : DXPDD
bits : 4 - 4 (1 bit)

DXPDR : DXPDR
bits : 5 - 5 (1 bit)

DQSRPD : DQSRPD
bits : 6 - 6 (1 bit)

DSEN : DSEN
bits : 7 - 8 (2 bit)

DQSRTT : DQSRTT
bits : 9 - 9 (1 bit)

DQRTT : DQRTT
bits : 10 - 10 (1 bit)

RTTOH : RTTOH
bits : 11 - 12 (2 bit)

RTTOAL : RTTOAL
bits : 13 - 13 (1 bit)

R0RVSL : R0RVSL
bits : 14 - 16 (3 bit)


DDRPHYC_DX0GSR0 (DX0GSR0)

DDRPHYC byte lane 0 GS register 0
address_offset : 0x1C4 Bytes (0x0)
size : 16 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX0GSR0 DDRPHYC_DX0GSR0 read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DTDONE DTERR DTIERR DTPASS

DTDONE : DTDONE
bits : 0 - 0 (1 bit)

DTERR : DTERR
bits : 4 - 4 (1 bit)

DTIERR : DTIERR
bits : 8 - 8 (1 bit)

DTPASS : DTPASS
bits : 13 - 15 (3 bit)


DDRPHYC_DX0GSR1 (DX0GSR1)

DDRPHYC byte lane 0 GS register 1
address_offset : 0x1C8 Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX0GSR1 DDRPHYC_DX0GSR1 read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DFTERR DQSDFT RVERR RVIERR RVPASS

DFTERR : DFTERR
bits : 0 - 0 (1 bit)

DQSDFT : DQSDFT
bits : 4 - 5 (2 bit)

RVERR : RVERR
bits : 12 - 12 (1 bit)

RVIERR : RVIERR
bits : 16 - 16 (1 bit)

RVPASS : RVPASS
bits : 20 - 22 (3 bit)


DDRPHYC_DX0DLLCR (DX0DLLCR)

DDRPHYC byte lane 0 DLLC register
address_offset : 0x1CC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX0DLLCR DDRPHYC_DX0DLLCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 SFBDLY SFWDLY MFBDLY MFWDLY SSTART SDPHASE ATESTEN SDLBMODE DLLSRST DLLDIS

SFBDLY : SFBDLY
bits : 0 - 2 (3 bit)

SFWDLY : SFWDLY
bits : 3 - 5 (3 bit)

MFBDLY : MFBDLY
bits : 6 - 8 (3 bit)

MFWDLY : MFWDLY
bits : 9 - 11 (3 bit)

SSTART : SSTART
bits : 12 - 13 (2 bit)

SDPHASE : SDPHASE
bits : 14 - 17 (4 bit)

ATESTEN : ATESTEN
bits : 18 - 18 (1 bit)

SDLBMODE : SDLBMODE
bits : 19 - 19 (1 bit)

DLLSRST : DLLSRST
bits : 30 - 30 (1 bit)

DLLDIS : DLLDIS
bits : 31 - 31 (1 bit)


DDRPHYC_DX0DQTR (DX0DQTR)

DDRPHYC byte lane 0 DQT register
address_offset : 0x1D0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX0DQTR DDRPHYC_DX0DQTR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DQDLY0 DQDLY1 DQDLY2 DQDLY3 DQDLY4 DQDLY5 DQDLY6 DQDLY7

DQDLY0 : DQDLY0
bits : 0 - 3 (4 bit)

DQDLY1 : DQDLY1
bits : 4 - 7 (4 bit)

DQDLY2 : DQDLY2
bits : 8 - 11 (4 bit)

DQDLY3 : DQDLY3
bits : 12 - 15 (4 bit)

DQDLY4 : DQDLY4
bits : 16 - 19 (4 bit)

DQDLY5 : DQDLY5
bits : 20 - 23 (4 bit)

DQDLY6 : DQDLY6
bits : 24 - 27 (4 bit)

DQDLY7 : DQDLY7
bits : 28 - 31 (4 bit)


DDRPHYC_DX0DQSTR (DX0DQSTR)

DDRPHYC byte lane 0 DQST register
address_offset : 0x1D4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX0DQSTR DDRPHYC_DX0DQSTR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 R0DGSL R0DGPS DQSDLY DQSNDLY DMDLY

R0DGSL : R0DGSL
bits : 0 - 2 (3 bit)

R0DGPS : R0DGPS
bits : 12 - 13 (2 bit)

DQSDLY : DQSDLY
bits : 20 - 22 (3 bit)

DQSNDLY : DQSNDLY
bits : 23 - 25 (3 bit)

DMDLY : DMDLY
bits : 26 - 29 (4 bit)


DDRPHYC_PTR2 (PTR2)

DDRPHYC PT register 2
address_offset : 0x20 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_PTR2 DDRPHYC_PTR2 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 TDINIT2 TDINIT3

TDINIT2 : TDINIT2
bits : 0 - 16 (17 bit)

TDINIT3 : TDINIT3
bits : 17 - 26 (10 bit)


DDRPHYC_DX1GCR (DX1GCR)

DDRPHYC byte lane 1 GC register
address_offset : 0x200 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX1GCR DDRPHYC_DX1GCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DXEN DQSODT DQODT DXIOM DXPDD DXPDR DQSRPD DSEN DQSRTT DQRTT RTTOH RTTOAL R0RVSL

DXEN : DXEN
bits : 0 - 0 (1 bit)

DQSODT : DQSODT
bits : 1 - 1 (1 bit)

DQODT : DQODT
bits : 2 - 2 (1 bit)

DXIOM : DXIOM
bits : 3 - 3 (1 bit)

DXPDD : DXPDD
bits : 4 - 4 (1 bit)

DXPDR : DXPDR
bits : 5 - 5 (1 bit)

DQSRPD : DQSRPD
bits : 6 - 6 (1 bit)

DSEN : DSEN
bits : 7 - 8 (2 bit)

DQSRTT : DQSRTT
bits : 9 - 9 (1 bit)

DQRTT : DQRTT
bits : 10 - 10 (1 bit)

RTTOH : RTTOH
bits : 11 - 12 (2 bit)

RTTOAL : RTTOAL
bits : 13 - 13 (1 bit)

R0RVSL : R0RVSL
bits : 14 - 16 (3 bit)


DDRPHYC_DX1GSR0 (DX1GSR0)

DDRPHYC byte lane 1 GS register 0
address_offset : 0x204 Bytes (0x0)
size : 16 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX1GSR0 DDRPHYC_DX1GSR0 read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DTDONE DTERR DTIERR DTPASS

DTDONE : DTDONE
bits : 0 - 0 (1 bit)

DTERR : DTERR
bits : 4 - 4 (1 bit)

DTIERR : DTIERR
bits : 8 - 8 (1 bit)

DTPASS : DTPASS
bits : 13 - 15 (3 bit)


DDRPHYC_DX1GSR1 (DX1GSR1)

DDRPHYC byte lane 1 GS register 1
address_offset : 0x208 Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX1GSR1 DDRPHYC_DX1GSR1 read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DFTERR DQSDFT RVERR RVIERR RVPASS

DFTERR : DFTERR
bits : 0 - 0 (1 bit)

DQSDFT : DQSDFT
bits : 4 - 5 (2 bit)

RVERR : RVERR
bits : 12 - 12 (1 bit)

RVIERR : RVIERR
bits : 16 - 16 (1 bit)

RVPASS : RVPASS
bits : 20 - 22 (3 bit)


DDRPHYC_DX1DLLCR (DX1DLLCR)

DDRPHYC byte lane 1 DLLC register
address_offset : 0x20C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX1DLLCR DDRPHYC_DX1DLLCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 SFBDLY SFWDLY MFBDLY MFWDLY SSTART SDPHASE ATESTEN SDLBMODE DLLSRST DLLDIS

SFBDLY : SFBDLY
bits : 0 - 2 (3 bit)

SFWDLY : SFWDLY
bits : 3 - 5 (3 bit)

MFBDLY : MFBDLY
bits : 6 - 8 (3 bit)

MFWDLY : MFWDLY
bits : 9 - 11 (3 bit)

SSTART : SSTART
bits : 12 - 13 (2 bit)

SDPHASE : SDPHASE
bits : 14 - 17 (4 bit)

ATESTEN : ATESTEN
bits : 18 - 18 (1 bit)

SDLBMODE : SDLBMODE
bits : 19 - 19 (1 bit)

DLLSRST : DLLSRST
bits : 30 - 30 (1 bit)

DLLDIS : DLLDIS
bits : 31 - 31 (1 bit)


DDRPHYC_DX1DQTR (DX1DQTR)

DDRPHYC byte lane 1 DQT register
address_offset : 0x210 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX1DQTR DDRPHYC_DX1DQTR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DQDLY0 DQDLY1 DQDLY2 DQDLY3 DQDLY4 DQDLY5 DQDLY6 DQDLY7

DQDLY0 : DQDLY0
bits : 0 - 3 (4 bit)

DQDLY1 : DQDLY1
bits : 4 - 7 (4 bit)

DQDLY2 : DQDLY2
bits : 8 - 11 (4 bit)

DQDLY3 : DQDLY3
bits : 12 - 15 (4 bit)

DQDLY4 : DQDLY4
bits : 16 - 19 (4 bit)

DQDLY5 : DQDLY5
bits : 20 - 23 (4 bit)

DQDLY6 : DQDLY6
bits : 24 - 27 (4 bit)

DQDLY7 : DQDLY7
bits : 28 - 31 (4 bit)


DDRPHYC_DX1DQSTR (DX1DQSTR)

DDRPHYC byte lane 1 DQST register
address_offset : 0x214 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX1DQSTR DDRPHYC_DX1DQSTR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 R0DGSL R0DGPS DQSDLY DQSNDLY DMDLY

R0DGSL : R0DGSL
bits : 0 - 2 (3 bit)

R0DGPS : R0DGPS
bits : 12 - 13 (2 bit)

DQSDLY : DQSDLY
bits : 20 - 22 (3 bit)

DQSNDLY : DQSNDLY
bits : 23 - 25 (3 bit)

DMDLY : DMDLY
bits : 26 - 29 (4 bit)


DDRPHYC_ACIOCR (ACIOCR)

DDRPHYC ACIOC register
address_offset : 0x24 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_ACIOCR DDRPHYC_ACIOCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ACIOM ACOE ACODT ACPDD ACPDR CKODT CKPDD CKPDR RANKODT CSPDD RANKPDR RSTODT RSTPDD RSTPDR RSTIOM ACSR

ACIOM : ACIOM
bits : 0 - 0 (1 bit)

ACOE : ACOE
bits : 1 - 1 (1 bit)

ACODT : ACODT
bits : 2 - 2 (1 bit)

ACPDD : ACPDD
bits : 3 - 3 (1 bit)

ACPDR : ACPDR
bits : 4 - 4 (1 bit)

CKODT : CKODT
bits : 5 - 7 (3 bit)

CKPDD : CKPDD
bits : 8 - 10 (3 bit)

CKPDR : CKPDR
bits : 11 - 13 (3 bit)

RANKODT : RANKODT
bits : 14 - 14 (1 bit)

CSPDD : CSPDD
bits : 18 - 18 (1 bit)

RANKPDR : RANKPDR
bits : 22 - 22 (1 bit)

RSTODT : RSTODT
bits : 26 - 26 (1 bit)

RSTPDD : RSTPDD
bits : 27 - 27 (1 bit)

RSTPDR : RSTPDR
bits : 28 - 28 (1 bit)

RSTIOM : RSTIOM
bits : 29 - 29 (1 bit)

ACSR : ACSR
bits : 30 - 31 (2 bit)


DDRPHYC_DX2GCR (DX2GCR)

DDRPHYC byte lane 2 GC register
address_offset : 0x240 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX2GCR DDRPHYC_DX2GCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DXEN DQSODT DQODT DXIOM DXPDD DXPDR DQSRPD DSEN DQSRTT DQRTT RTTOH RTTOAL R0RVSL

DXEN : DXEN
bits : 0 - 0 (1 bit)

DQSODT : DQSODT
bits : 1 - 1 (1 bit)

DQODT : DQODT
bits : 2 - 2 (1 bit)

DXIOM : DXIOM
bits : 3 - 3 (1 bit)

DXPDD : DXPDD
bits : 4 - 4 (1 bit)

DXPDR : DXPDR
bits : 5 - 5 (1 bit)

DQSRPD : DQSRPD
bits : 6 - 6 (1 bit)

DSEN : DSEN
bits : 7 - 8 (2 bit)

DQSRTT : DQSRTT
bits : 9 - 9 (1 bit)

DQRTT : DQRTT
bits : 10 - 10 (1 bit)

RTTOH : RTTOH
bits : 11 - 12 (2 bit)

RTTOAL : RTTOAL
bits : 13 - 13 (1 bit)

R0RVSL : R0RVSL
bits : 14 - 16 (3 bit)


DDRPHYC_DX2GSR0 (DX2GSR0)

DDRPHYC byte lane 2 GS register 0
address_offset : 0x244 Bytes (0x0)
size : 16 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX2GSR0 DDRPHYC_DX2GSR0 read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DTDONE DTERR DTIERR DTPASS

DTDONE : DTDONE
bits : 0 - 0 (1 bit)

DTERR : DTERR
bits : 4 - 4 (1 bit)

DTIERR : DTIERR
bits : 8 - 8 (1 bit)

DTPASS : DTPASS
bits : 13 - 15 (3 bit)


DDRPHYC_DX2GSR1 (DX2GSR1)

DDRPHYC byte lane 2 GS register 1
address_offset : 0x248 Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX2GSR1 DDRPHYC_DX2GSR1 read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DFTERR DQSDFT RVERR RVIERR RVPASS

DFTERR : DFTERR
bits : 0 - 0 (1 bit)

DQSDFT : DQSDFT
bits : 4 - 5 (2 bit)

RVERR : RVERR
bits : 12 - 12 (1 bit)

RVIERR : RVIERR
bits : 16 - 16 (1 bit)

RVPASS : RVPASS
bits : 20 - 22 (3 bit)


DDRPHYC_DX2DLLCR (DX2DLLCR)

DDRPHYC byte lane 2 DLLC register
address_offset : 0x24C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX2DLLCR DDRPHYC_DX2DLLCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 SFBDLY SFWDLY MFBDLY MFWDLY SSTART SDPHASE ATESTEN SDLBMODE DLLSRST DLLDIS

SFBDLY : SFBDLY
bits : 0 - 2 (3 bit)

SFWDLY : SFWDLY
bits : 3 - 5 (3 bit)

MFBDLY : MFBDLY
bits : 6 - 8 (3 bit)

MFWDLY : MFWDLY
bits : 9 - 11 (3 bit)

SSTART : SSTART
bits : 12 - 13 (2 bit)

SDPHASE : SDPHASE
bits : 14 - 17 (4 bit)

ATESTEN : ATESTEN
bits : 18 - 18 (1 bit)

SDLBMODE : SDLBMODE
bits : 19 - 19 (1 bit)

DLLSRST : DLLSRST
bits : 30 - 30 (1 bit)

DLLDIS : DLLDIS
bits : 31 - 31 (1 bit)


DDRPHYC_DX2DQTR (DX2DQTR)

DDRPHYC byte lane 2 DQT register
address_offset : 0x250 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX2DQTR DDRPHYC_DX2DQTR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DQDLY0 DQDLY1 DQDLY2 DQDLY3 DQDLY4 DQDLY5 DQDLY6 DQDLY7

DQDLY0 : DQDLY0
bits : 0 - 3 (4 bit)

DQDLY1 : DQDLY1
bits : 4 - 7 (4 bit)

DQDLY2 : DQDLY2
bits : 8 - 11 (4 bit)

DQDLY3 : DQDLY3
bits : 12 - 15 (4 bit)

DQDLY4 : DQDLY4
bits : 16 - 19 (4 bit)

DQDLY5 : DQDLY5
bits : 20 - 23 (4 bit)

DQDLY6 : DQDLY6
bits : 24 - 27 (4 bit)

DQDLY7 : DQDLY7
bits : 28 - 31 (4 bit)


DDRPHYC_DX2DQSTR (DX2DQSTR)

DDRPHYC byte lane 2 DQST register
address_offset : 0x254 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX2DQSTR DDRPHYC_DX2DQSTR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 R0DGSL R0DGPS DQSDLY DQSNDLY DMDLY

R0DGSL : R0DGSL
bits : 0 - 2 (3 bit)

R0DGPS : R0DGPS
bits : 12 - 13 (2 bit)

DQSDLY : DQSDLY
bits : 20 - 22 (3 bit)

DQSNDLY : DQSNDLY
bits : 23 - 25 (3 bit)

DMDLY : DMDLY
bits : 26 - 29 (4 bit)


DDRPHYC_DXCCR (DXCCR)

DDRPHYC DXCC register
address_offset : 0x28 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DXCCR DDRPHYC_DXCCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DXODT DXIOM DXPDD DXPDR DQSRES DQSNRES DQSNRST RVSEL AWDT

DXODT : DXODT
bits : 0 - 0 (1 bit)

DXIOM : DXIOM
bits : 1 - 1 (1 bit)

DXPDD : DXPDD
bits : 2 - 2 (1 bit)

DXPDR : DXPDR
bits : 3 - 3 (1 bit)

DQSRES : DQSRES
bits : 4 - 7 (4 bit)

DQSNRES : DQSNRES
bits : 8 - 11 (4 bit)

DQSNRST : DQSNRST
bits : 14 - 14 (1 bit)

RVSEL : RVSEL
bits : 15 - 15 (1 bit)

AWDT : AWDT
bits : 16 - 16 (1 bit)


DDRPHYC_DX3GCR (DX3GCR)

DDRPHYC byte lane 3 GC register
address_offset : 0x280 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX3GCR DDRPHYC_DX3GCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DXEN DQSODT DQODT DXIOM DXPDD DXPDR DQSRPD DSEN DQSRTT DQRTT RTTOH RTTOAL R0RVSL

DXEN : DXEN
bits : 0 - 0 (1 bit)

DQSODT : DQSODT
bits : 1 - 1 (1 bit)

DQODT : DQODT
bits : 2 - 2 (1 bit)

DXIOM : DXIOM
bits : 3 - 3 (1 bit)

DXPDD : DXPDD
bits : 4 - 4 (1 bit)

DXPDR : DXPDR
bits : 5 - 5 (1 bit)

DQSRPD : DQSRPD
bits : 6 - 6 (1 bit)

DSEN : DSEN
bits : 7 - 8 (2 bit)

DQSRTT : DQSRTT
bits : 9 - 9 (1 bit)

DQRTT : DQRTT
bits : 10 - 10 (1 bit)

RTTOH : RTTOH
bits : 11 - 12 (2 bit)

RTTOAL : RTTOAL
bits : 13 - 13 (1 bit)

R0RVSL : R0RVSL
bits : 14 - 16 (3 bit)


DDRPHYC_DX3GSR0 (DX3GSR0)

DDRPHYC byte lane 3 GS register 0
address_offset : 0x284 Bytes (0x0)
size : 16 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX3GSR0 DDRPHYC_DX3GSR0 read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DTDONE DTERR DTIERR DTPASS

DTDONE : DTDONE
bits : 0 - 0 (1 bit)

DTERR : DTERR
bits : 4 - 4 (1 bit)

DTIERR : DTIERR
bits : 8 - 8 (1 bit)

DTPASS : DTPASS
bits : 13 - 15 (3 bit)


DDRPHYC_DX3GSR1 (DX3GSR1)

DDRPHYC byte lane 3 GS register 1
address_offset : 0x288 Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX3GSR1 DDRPHYC_DX3GSR1 read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DFTERR DQSDFT RVERR RVIERR RVPASS

DFTERR : DFTERR
bits : 0 - 0 (1 bit)

DQSDFT : DQSDFT
bits : 4 - 5 (2 bit)

RVERR : RVERR
bits : 12 - 12 (1 bit)

RVIERR : RVIERR
bits : 16 - 16 (1 bit)

RVPASS : RVPASS
bits : 20 - 22 (3 bit)


DDRPHYC_DX3DLLCR (DX3DLLCR)

DDRPHYC byte lane 3 DLLC register
address_offset : 0x28C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX3DLLCR DDRPHYC_DX3DLLCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 SFBDLY SFWDLY MFBDLY MFWDLY SSTART SDPHASE ATESTEN SDLBMODE DLLSRST DLLDIS

SFBDLY : SFBDLY
bits : 0 - 2 (3 bit)

SFWDLY : SFWDLY
bits : 3 - 5 (3 bit)

MFBDLY : MFBDLY
bits : 6 - 8 (3 bit)

MFWDLY : MFWDLY
bits : 9 - 11 (3 bit)

SSTART : SSTART
bits : 12 - 13 (2 bit)

SDPHASE : SDPHASE
bits : 14 - 17 (4 bit)

ATESTEN : ATESTEN
bits : 18 - 18 (1 bit)

SDLBMODE : SDLBMODE
bits : 19 - 19 (1 bit)

DLLSRST : DLLSRST
bits : 30 - 30 (1 bit)

DLLDIS : DLLDIS
bits : 31 - 31 (1 bit)


DDRPHYC_DX3DQTR (DX3DQTR)

DDRPHYC byte lane 3 DQT register
address_offset : 0x290 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX3DQTR DDRPHYC_DX3DQTR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DQDLY0 DQDLY1 DQDLY2 DQDLY3 DQDLY4 DQDLY5 DQDLY6 DQDLY7

DQDLY0 : DQDLY0
bits : 0 - 3 (4 bit)

DQDLY1 : DQDLY1
bits : 4 - 7 (4 bit)

DQDLY2 : DQDLY2
bits : 8 - 11 (4 bit)

DQDLY3 : DQDLY3
bits : 12 - 15 (4 bit)

DQDLY4 : DQDLY4
bits : 16 - 19 (4 bit)

DQDLY5 : DQDLY5
bits : 20 - 23 (4 bit)

DQDLY6 : DQDLY6
bits : 24 - 27 (4 bit)

DQDLY7 : DQDLY7
bits : 28 - 31 (4 bit)


DDRPHYC_DX3DQSTR (DX3DQSTR)

DDRPHYC byte lane 3 DQST register
address_offset : 0x294 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DX3DQSTR DDRPHYC_DX3DQSTR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 R0DGSL R0DGPS DQSDLY DQSNDLY DMDLY

R0DGSL : R0DGSL
bits : 0 - 2 (3 bit)

R0DGPS : R0DGPS
bits : 12 - 13 (2 bit)

DQSDLY : DQSDLY
bits : 20 - 22 (3 bit)

DQSNDLY : DQSNDLY
bits : 23 - 25 (3 bit)

DMDLY : DMDLY
bits : 26 - 29 (4 bit)


DDRPHYC_DSGCR (DSGCR)

DDRPHYC DSGC register
address_offset : 0x2C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DSGCR DDRPHYC_DSGCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 PUREN BDISEN ZUEN LPIOPD LPDLLPD DQSGX DQSGE NOBUB FXDLAT CKEPDD ODTPDD NL2PD NL2OE TPDPD TPDOE CKOE ODTOE RSTOE CKEOE

PUREN : PUREN
bits : 0 - 0 (1 bit)

BDISEN : BDISEN
bits : 1 - 1 (1 bit)

ZUEN : ZUEN
bits : 2 - 2 (1 bit)

LPIOPD : LPIOPD
bits : 3 - 3 (1 bit)

LPDLLPD : LPDLLPD
bits : 4 - 4 (1 bit)

DQSGX : DQSGX
bits : 5 - 7 (3 bit)

DQSGE : DQSGE
bits : 8 - 10 (3 bit)

NOBUB : NOBUB
bits : 11 - 11 (1 bit)

FXDLAT : FXDLAT
bits : 12 - 12 (1 bit)

CKEPDD : CKEPDD
bits : 16 - 16 (1 bit)

ODTPDD : ODTPDD
bits : 20 - 20 (1 bit)

NL2PD : NL2PD
bits : 24 - 24 (1 bit)

NL2OE : NL2OE
bits : 25 - 25 (1 bit)

TPDPD : TPDPD
bits : 26 - 26 (1 bit)

TPDOE : TPDOE
bits : 27 - 27 (1 bit)

CKOE : CKOE
bits : 28 - 28 (1 bit)

ODTOE : ODTOE
bits : 29 - 29 (1 bit)

RSTOE : RSTOE
bits : 30 - 30 (1 bit)

CKEOE : CKEOE
bits : 31 - 31 (1 bit)


DDRPHYC_DCR (DCR)

DDRPHYC DC register
address_offset : 0x30 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DCR DDRPHYC_DCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DDRMD DDR8BNK PDQ MPRDQ DDRTYPE NOSRA DDR2T UDIMM RDIMM TPD

DDRMD : DDRMD
bits : 0 - 2 (3 bit)

DDR8BNK : DDR8BNK
bits : 3 - 3 (1 bit)

PDQ : PDQ
bits : 4 - 6 (3 bit)

MPRDQ : MPRDQ
bits : 7 - 7 (1 bit)

DDRTYPE : DDRTYPE
bits : 8 - 9 (2 bit)

NOSRA : NOSRA
bits : 27 - 27 (1 bit)

DDR2T : DDR2T
bits : 28 - 28 (1 bit)

UDIMM : UDIMM
bits : 29 - 29 (1 bit)

RDIMM : RDIMM
bits : 30 - 30 (1 bit)

TPD : TPD
bits : 31 - 31 (1 bit)


DDRPHYC_DTPR0 (DTPR0)

DDRPHYC DTP register 0
address_offset : 0x34 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DTPR0 DDRPHYC_DTPR0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 TMRD TRTP TWTR TRP TRCD TRAS TRRD TRC TCCD

TMRD : TMRD
bits : 0 - 1 (2 bit)

TRTP : TRTP
bits : 2 - 4 (3 bit)

TWTR : TWTR
bits : 5 - 7 (3 bit)

TRP : TRP
bits : 8 - 11 (4 bit)

TRCD : TRCD
bits : 12 - 15 (4 bit)

TRAS : TRAS
bits : 16 - 20 (5 bit)

TRRD : TRRD
bits : 21 - 24 (4 bit)

TRC : TRC
bits : 25 - 30 (6 bit)

TCCD : TCCD
bits : 31 - 31 (1 bit)


DDRPHYC_DTPR1 (DTPR1)

DDRPHYC DTP register 1
address_offset : 0x38 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DTPR1 DDRPHYC_DTPR1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 TAOND TRTW TFAW TMOD TRTODT TRFC TDQSCKMIN TDQSCKMAX

TAOND : TAOND
bits : 0 - 1 (2 bit)

TRTW : TRTW
bits : 2 - 2 (1 bit)

TFAW : TFAW
bits : 3 - 8 (6 bit)

TMOD : TMOD
bits : 9 - 10 (2 bit)

TRTODT : TRTODT
bits : 11 - 11 (1 bit)

TRFC : TRFC
bits : 16 - 23 (8 bit)

TDQSCKMIN : TDQSCKMIN
bits : 24 - 26 (3 bit)

TDQSCKMAX : TDQSCKMAX
bits : 27 - 29 (3 bit)


DDRPHYC_DTPR2 (DTPR2)

DDRPHYC DTP register 2
address_offset : 0x3C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DTPR2 DDRPHYC_DTPR2 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 TXS TXP TCKE TDLLK

TXS : TXS
bits : 0 - 9 (10 bit)

TXP : TXP
bits : 10 - 14 (5 bit)

TCKE : TCKE
bits : 15 - 18 (4 bit)

TDLLK : TDLLK
bits : 19 - 28 (10 bit)


DDRPHYC_PIR (PIR)

DDRPHYC PHY initialization register
address_offset : 0x4 Bytes (0x0)
size : 32 bit
access : write-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_PIR DDRPHYC_PIR write-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 INIT DLLSRST DLLLOCK ZCAL ITMSRST DRAMRST DRAMINIT QSTRN RVTRN ICPC DLLBYP CTLDINIT CLRSR LOCKBYP ZCALBYP INITBYP

INIT : INIT
bits : 0 - 0 (1 bit)

DLLSRST : DLLSRST
bits : 1 - 1 (1 bit)

DLLLOCK : DLLLOCK
bits : 2 - 2 (1 bit)

ZCAL : ZCAL
bits : 3 - 3 (1 bit)

ITMSRST : ITMSRST
bits : 4 - 4 (1 bit)

DRAMRST : DRAMRST
bits : 5 - 5 (1 bit)

DRAMINIT : DRAMINIT
bits : 6 - 6 (1 bit)

QSTRN : QSTRN
bits : 7 - 7 (1 bit)

RVTRN : RVTRN
bits : 8 - 8 (1 bit)

ICPC : ICPC
bits : 16 - 16 (1 bit)

DLLBYP : DLLBYP
bits : 17 - 17 (1 bit)

CTLDINIT : CTLDINIT
bits : 18 - 18 (1 bit)

CLRSR : CLRSR
bits : 28 - 28 (1 bit)

LOCKBYP : LOCKBYP
bits : 29 - 29 (1 bit)

ZCALBYP : ZCALBYP
bits : 30 - 30 (1 bit)

INITBYP : INITBYP
bits : 31 - 31 (1 bit)


DDRPHYC_DDR3_MR0 (DDR3_MR0)

DDRPHYC MR0 register for DDR3
address_offset : 0x40 Bytes (0x0)
size : 16 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DDR3_MR0 DDRPHYC_DDR3_MR0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 BL CL0 BT CL TM DR WR PD RSVD

BL : BL
bits : 0 - 1 (2 bit)

CL0 : CL0
bits : 2 - 2 (1 bit)

BT : BT
bits : 3 - 3 (1 bit)

CL : CL
bits : 4 - 6 (3 bit)

TM : TM
bits : 7 - 7 (1 bit)

DR : DR
bits : 8 - 8 (1 bit)

WR : WR
bits : 9 - 11 (3 bit)

PD : PD
bits : 12 - 12 (1 bit)

RSVD : RSVD
bits : 13 - 15 (3 bit)


DDRPHYC_DDR3_MR1 (DDR3_MR1)

DDRPHYC MR1 register for DDR3
address_offset : 0x44 Bytes (0x0)
size : 16 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DDR3_MR1 DDRPHYC_DDR3_MR1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DE DIC0 RTT0 AL DIC1 RTT1 LEVEL RTT2 TDQS QOFF

DE : DE
bits : 0 - 0 (1 bit)

DIC0 : DIC0
bits : 1 - 1 (1 bit)

RTT0 : RTT0
bits : 2 - 2 (1 bit)

AL : AL
bits : 3 - 4 (2 bit)

DIC1 : DIC1
bits : 5 - 5 (1 bit)

RTT1 : RTT1
bits : 6 - 6 (1 bit)

LEVEL : LEVEL
bits : 7 - 7 (1 bit)

RTT2 : RTT2
bits : 9 - 9 (1 bit)

TDQS : TDQS
bits : 11 - 11 (1 bit)

QOFF : QOFF
bits : 12 - 12 (1 bit)


DDRPHYC_DDR3_MR2 (DDR3_MR2)

DDRPHYC MR2 register for DDR3
address_offset : 0x48 Bytes (0x0)
size : 16 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DDR3_MR2 DDRPHYC_DDR3_MR2 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 PASR CWL ASR SRT RTTWR

PASR : PASR
bits : 0 - 2 (3 bit)

CWL : CWL
bits : 3 - 5 (3 bit)

ASR : ASR
bits : 6 - 6 (1 bit)

SRT : SRT
bits : 7 - 7 (1 bit)

RTTWR : RTTWR
bits : 9 - 10 (2 bit)


DDRPHYC_DDR3_MR3 (DDR3_MR3)

DDRPHYC MR3 register for DDR3
address_offset : 0x4C Bytes (0x0)
size : 8 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DDR3_MR3 DDRPHYC_DDR3_MR3 read-write 0 1 2 3 4 5 6 7 Resets to 0 0 0 0 0 0 0 0 MPRLOC MPR

MPRLOC : MPRLOC
bits : 0 - 1 (2 bit)

MPR : MPR
bits : 2 - 2 (1 bit)


DDRPHYC_ODTCR (ODTCR)

DDRPHYC ODTC register
address_offset : 0x50 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_ODTCR DDRPHYC_ODTCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 RDODT WRODT

RDODT : RDODT
bits : 0 - 0 (1 bit)

WRODT : WRODT
bits : 16 - 16 (1 bit)


DDRPHYC_DTAR (DTAR)

DDRPHYC DTA register
address_offset : 0x54 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DTAR DDRPHYC_DTAR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DTCOL DTROW DTBANK DTMPR

DTCOL : DTCOL
bits : 0 - 11 (12 bit)

DTROW : DTROW
bits : 12 - 27 (16 bit)

DTBANK : DTBANK
bits : 28 - 30 (3 bit)

DTMPR : DTMPR
bits : 31 - 31 (1 bit)


DDRPHYC_DTDR0 (DTDR0)

DDRPHYC DTD register 0
address_offset : 0x58 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DTDR0 DDRPHYC_DTDR0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DTBYTE0 DTBYTE1 DTBYTE2 DTBYTE3

DTBYTE0 : DTBYTE0
bits : 0 - 7 (8 bit)

DTBYTE1 : DTBYTE1
bits : 8 - 15 (8 bit)

DTBYTE2 : DTBYTE2
bits : 16 - 23 (8 bit)

DTBYTE3 : DTBYTE3
bits : 24 - 31 (8 bit)


DDRPHYC_DTDR1 (DTDR1)

DDRPHYC DTD register 1
address_offset : 0x5C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_DTDR1 DDRPHYC_DTDR1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DTBYTE4 DTBYTE5 DTBYTE6 DTBYTE7

DTBYTE4 : DTBYTE4
bits : 0 - 7 (8 bit)

DTBYTE5 : DTBYTE5
bits : 8 - 15 (8 bit)

DTBYTE6 : DTBYTE6
bits : 16 - 23 (8 bit)

DTBYTE7 : DTBYTE7
bits : 24 - 31 (8 bit)


DDRPHYC_PGCR (PGCR)

DDRPHYC PHY global control register
address_offset : 0x8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_PGCR DDRPHYC_PGCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ITMDMD DQSCFG DFTCMP DFTLMT DTOSEL CKEN CKDV CKINV IOLB IODDRM RANKEN ZKSEL PDDISDX RFSHDT LBDQSS LBGDQS LBMODE

ITMDMD : ITMDMD
bits : 0 - 0 (1 bit)

DQSCFG : DQSCFG
bits : 1 - 1 (1 bit)

DFTCMP : DFTCMP
bits : 2 - 2 (1 bit)

DFTLMT : DFTLMT
bits : 3 - 4 (2 bit)

DTOSEL : DTOSEL
bits : 5 - 8 (4 bit)

CKEN : CKEN
bits : 9 - 11 (3 bit)

CKDV : CKDV
bits : 12 - 13 (2 bit)

CKINV : CKINV
bits : 14 - 14 (1 bit)

IOLB : IOLB
bits : 15 - 15 (1 bit)

IODDRM : IODDRM
bits : 16 - 17 (2 bit)

RANKEN : RANKEN
bits : 18 - 21 (4 bit)

ZKSEL : ZKSEL
bits : 22 - 23 (2 bit)

PDDISDX : PDDISDX
bits : 24 - 24 (1 bit)

RFSHDT : RFSHDT
bits : 25 - 28 (4 bit)

LBDQSS : LBDQSS
bits : 29 - 29 (1 bit)

LBGDQS : LBGDQS
bits : 30 - 30 (1 bit)

LBMODE : LBMODE
bits : 31 - 31 (1 bit)


DDRPHYC_PGSR (PGSR)

DDRPHYC PHY global status register
address_offset : 0xC Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

DDRPHYC_PGSR DDRPHYC_PGSR read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 IDONE DLDONE ZCDDONE DIDONE DTDONE DTERR DTIERR DFTERR RVERR RVEIRR TQ

IDONE : IDONE
bits : 0 - 0 (1 bit)

DLDONE : DLDONE
bits : 1 - 1 (1 bit)

ZCDDONE : ZCDDONE
bits : 2 - 2 (1 bit)

DIDONE : DIDONE
bits : 3 - 3 (1 bit)

DTDONE : DTDONE
bits : 4 - 4 (1 bit)

DTERR : DTERR
bits : 5 - 5 (1 bit)

DTIERR : DTIERR
bits : 6 - 6 (1 bit)

DFTERR : DFTERR
bits : 7 - 7 (1 bit)

RVERR : RVERR
bits : 8 - 8 (1 bit)

RVEIRR : RVEIRR
bits : 9 - 9 (1 bit)

TQ : TQ
bits : 31 - 31 (1 bit)



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