EBI

Peripheral Memory Blocks

address_offset : 0x0 Bytes (0x0)
size : 0x2000 byte (0x0)
mem_usage : registers
protection :

Registers

CTRL

TADDR0

TADDR1

TADDR2

TADDR3

TREAD0

TREAD1

TREAD2

TREAD3

TWRITE0

TWRITE1

TWRITE2

TWRITE3

ALCTRL

PR0

PR1

PR2

PR3

IE

RIS

IC

DMACTRL

DMACNT

DMAHTCNT

CURCNT

STATUS


CTRL

Offset:0x0 EBI Control Register
address_offset : 0x0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 MODE0 MODE1 MODE2 MODE3 BANK0EN BANK1EN BANK2EN BANK3EN BC0EN BC1EN BC2EN BC3EN ARDY0EN
Warning: Undefined array key 33 in /app/public/svg.inc on line 285
ARDY1EN
Warning: Undefined array key 35 in /app/public/svg.inc on line 285
ARDY2EN
Warning: Undefined array key 37 in /app/public/svg.inc on line 285
ARDY3EN
Warning: Undefined array key 39 in /app/public/svg.inc on line 285
IDLETIME
Warning: Undefined array key 44 in /app/public/svg.inc on line 285
BK8080MODE0
Warning: Undefined array key 49 in /app/public/svg.inc on line 285
BK8080MODE1
Warning: Undefined array key 51 in /app/public/svg.inc on line 285
BK8080MODE2
Warning: Undefined array key 53 in /app/public/svg.inc on line 285
BK8080MODE3
Warning: Undefined array key 55 in /app/public/svg.inc on line 285

MODE0 : EBI bank 0 access mode
bits : 0 - 1
access : read-write

Enumeration:

0 : AnD8

AnD8 mode

1 : AnD16

AnD16 mode

2 : AnD16ALE

AnD16ALE mode

3 : 8080

8080 mode

End of enumeration elements list.

MODE1 : EBI bank 1 access mode
bits : 2 - 5
access : read-write

Enumeration:

0 : AnD8

AnD8 mode

1 : AnD16

AnD16 mode

2 : AnD16ALE

AnD16ALE mode

3 : 8080

8080 mode

End of enumeration elements list.

MODE2 : EBI bank 2 access mode
bits : 4 - 9
access : read-write

Enumeration:

0 : AnD8

AnD8 mode

1 : AnD16

AnD16 mode

2 : AnD16ALE

AnD16ALE mode

3 : 8080

8080 mode

End of enumeration elements list.

MODE3 : EBI bank 3 access mode
bits : 6 - 13
access : read-write

Enumeration:

0 : AnD8

AnD8 mode

1 : AnD16

AnD16 mode

2 : AnD16ALE

AnD16ALE mode

3 : 8080

8080 mode

End of enumeration elements list.

BANK0EN : EBI bank 0 enable bit
bits : 8 - 16
access : read-write

Enumeration:

0 : Disable

Disable bank 0

1 : Enable

Enable bank 0

End of enumeration elements list.

BANK1EN : EBI bank 1 enable bit
bits : 9 - 18
access : read-write

Enumeration:

0 : Disable

Disable bank 1

1 : Enable

Enable bank 1

End of enumeration elements list.

BANK2EN : EBI bank 2 enable bit
bits : 10 - 20
access : read-write

Enumeration:

0 : Disable

Disable bank 2

1 : Enable

Enable bank 2

End of enumeration elements list.

BANK3EN : EBI bank 3 enable bit
bits : 11 - 22
access : read-write

Enumeration:

0 : Disable

Disable bank 3

1 : Enable

Enable bank 3

End of enumeration elements list.

BC0EN : Byte control of bank 0 enable bit
bits : 12 - 24
access : read-write

Enumeration:

0 : Disable

Disable byte control of bank 0

1 : Enable

Enable byte control of bank 0

End of enumeration elements list.

BC1EN : Byte control of bank 1 enable bit
bits : 13 - 26
access : read-write

Enumeration:

0 : Disable

Disable byte control of bank 1

1 : Enable

Enable byte control of bank 1

End of enumeration elements list.

BC2EN : Byte control of bank 2 enable bit
bits : 14 - 28
access : read-write

Enumeration:

0 : Disable

Disable byte control of bank 2

1 : Enable

Enable byte control of bank 2

End of enumeration elements list.

BC3EN : Byte control of bank 3 enable bit
bits : 15 - 30
access : read-write

Enumeration:

0 : Disable

Disable byte control of bank 3

1 : Enable

Enable byte control of bank 3

End of enumeration elements list.

ARDY0EN : ARDY of bank 0 enable bit
bits : 16 - 32
access : read-write

Enumeration:

0 : Disable

Disable bank 0 ARDY function

1 : Enable

Enable bank 0 ARDY function

End of enumeration elements list.

ARDY1EN : ARDY of bank 1 enable bit
bits : 17 - 34
access : read-write

Enumeration:

0 : Disable

Disable bank 1 ARDY function

1 : Enable

Enable bank 1 ARDY function

End of enumeration elements list.

ARDY2EN : ARDY of bank 2 enable bit
bits : 18 - 36
access : read-write

Enumeration:

0 : Disable

Disable bank 2 ARDY function

1 : Enable

Enable bank 2 ARDY function

End of enumeration elements list.

ARDY3EN : ARDY of bank 3 enable bit
bits : 19 - 38
access : read-write

Enumeration:

0 : Disable

Disable bank 3 ARDY function

1 : Enable

Enable bank 3 ARDY function

End of enumeration elements list.

IDLETIME : Bus idle time
bits : 20 - 43
access : read-write

Enumeration:

0 : No

No Idle time

1 : 1T

Idle time=1*PCLK

2 : 2T

Idle time=2*PCLK

3 : 3T

Idle time=3*PCLK

4 : 4T

Idle time=4*PCLK

5 : 5T

Idle time=5*PCLK

6 : 6T

Idle time=6*PCLK

7 : 7T

Idle time=7*PCLK

8 : 8T

Idle time=8*PCLK

9 : 9T

Idle time=9*PCLK

10 : 10T

Idle time=10*PCLK

11 : 11T

Idle time=11*PCLK

12 : 12T

Idle time=12*PCLK

13 : 13T

Idle time=13*PCLK

14 : 14T

Idle time=14*PCLK

15 : 15T

Idle time=15*PCLK

End of enumeration elements list.

BK8080MODE0 : Bank0 8080 Mode
bits : 24 - 48
access : read-write

Enumeration:

0 : A1D16

A1D16 mode

1 : A1D8

A1D8 mode

End of enumeration elements list.

BK8080MODE1 : Bank1 8080 Mode
bits : 25 - 50
access : read-write

Enumeration:

0 : A1D16

A1D16 mode

1 : A1D8

A1D8 mode

End of enumeration elements list.

BK8080MODE2 : Bank2 8080 Mode
bits : 26 - 52
access : read-write

Enumeration:

0 : A1D16

A1D16 mode

1 : A1D8

A1D8 mode

End of enumeration elements list.

BK8080MODE3 : Bank3 8080 Mode
bits : 27 - 54
access : read-write

Enumeration:

0 : A1D16

A1D16 mode

1 : A1D8

A1D8 mode

End of enumeration elements list.


TADDR0

Offset:0x10 EBI Address Timing Register 0
address_offset : 0x10 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ADDRSETUP ADDRHOLD

ADDRSETUP : Address Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

1*PCLK

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

ADDRHOLD : Address Hold time
bits : 8 - 19
access : read-write

Enumeration:

0 : 0000b

No Hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TADDR1

Offset:0x14 EBI Address Timing Register 1
address_offset : 0x14 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ADDRSETUP ADDRHOLD

ADDRSETUP : Address Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

1*PCLK

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

ADDRHOLD : Address Hold time
bits : 8 - 19
access : read-write

Enumeration:

0 : 0000b

No Hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TADDR2

Offset:0x18 EBI Address Timing Register 2
address_offset : 0x18 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ADDRSETUP ADDRHOLD

ADDRSETUP : Address Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

1*PCLK

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

ADDRHOLD : Address Hold time
bits : 8 - 19
access : read-write

Enumeration:

0 : 0000b

No Hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TADDR3

Offset:0x1C EBI Address Timing Register 3
address_offset : 0x1C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ADDRSETUP ADDRHOLD

ADDRSETUP : Address Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

1*PCLK

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

ADDRHOLD : Address Hold time
bits : 8 - 19
access : read-write

Enumeration:

0 : 0000b

No address hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TREAD0

Offset:0x20 EBI Read Timing Register 0
address_offset : 0x20 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 RDSETUP RDSTRB RDHOLD
Warning: Undefined array key 36 in /app/public/svg.inc on line 285

RDSETUP : Read Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

No read setup time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

RDSTRB : Read Strobe time
bits : 8 - 21
access : read-write

Enumeration:

0 : 000000b

1*PCLK

1 : 000001b

1*PCLK

2 : 000010b

2*PCLK

3 : 000011b

3*PCLK

4 : 000100b

4*PCLK

5 : 000101b

5*PCLK

6 : 000110b

6*PCLK

7 : 000111b

7*PCLK

8 : 001000b

8*PCLK

9 : 001001b

9*PCLK

10 : 001010b

10*PCLK

11 : 001011b

11*PCLK

12 : 001100b

12*PCLK

13 : 001101b

13*PCLK

14 : 001110b

14*PCLK

15 : 001111b

15*PCLK

16 : 010000b

16*PCLK

17 : 010001b

17*PCLK

18 : 010010b

18*PCLK

19 : 010011b

19*PCLK

20 : 010100b

20*PCLK

21 : 010101b

21*PCLK

22 : 010110b

22*PCLK

23 : 010111b

23*PCLK

24 : 011000b

24*PCLK

25 : 011001b

25*PCLK

26 : 011010b

26*PCLK

27 : 011011b

27*PCLK

28 : 011100b

28*PCLK

29 : 011101b

29*PCLK

30 : 011110b

30*PCLK

31 : 011111b

31*PCLK

32 : 100000b

32*PCLK

33 : 100001b

33*PCLK

34 : 100010b

34*PCLK

35 : 100011b

35*PCLK

36 : 100100b

36*PCLK

37 : 100101b

37*PCLK

38 : 100110b

38*PCLK

39 : 100111b

39*PCLK

40 : 101000b

40*PCLK

41 : 101001b

41*PCLK

42 : 101010b

42*PCLK

43 : 101011b

43*PCLK

44 : 101100b

44*PCLK

45 : 101101b

45*PCLK

46 : 101110b

46*PCLK

47 : 101111b

47*PCLK

48 : 110000b

48*PCLK

49 : 110001b

49*PCLK

50 : 110010b

50*PCLK

51 : 110011b

51*PCLK

52 : 110100b

52*PCLK

53 : 110101b

53*PCLK

54 : 110110b

54*PCLK

55 : 110111b

55*PCLK

56 : 111000b

56*PCLK

57 : 111001b

57*PCLK

58 : 111010b

58*PCLK

59 : 111011b

59*PCLK

60 : 111100b

60*PCLK

61 : 111101b

61*PCLK

62 : 111110b

62*PCLK

63 : 111111b

63*PCLK

End of enumeration elements list.

RDHOLD : Read Hold time
bits : 16 - 35
access : read-write

Enumeration:

0 : 0000b

No read hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TREAD1

Offset:0x24 EBI Read Timing Register 1
address_offset : 0x24 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 RDSETUP RDSTRB RDHOLD
Warning: Undefined array key 36 in /app/public/svg.inc on line 285

RDSETUP : Read Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

No read setup time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

RDSTRB : Read Strobe time
bits : 8 - 21
access : read-write

Enumeration:

0 : 000000b

1*PCLK

1 : 000001b

1*PCLK

2 : 000010b

2*PCLK

3 : 000011b

3*PCLK

4 : 000100b

4*PCLK

5 : 000101b

5*PCLK

6 : 000110b

6*PCLK

7 : 000111b

7*PCLK

8 : 001000b

8*PCLK

9 : 001001b

9*PCLK

10 : 001010b

10*PCLK

11 : 001011b

11*PCLK

12 : 001100b

12*PCLK

13 : 001101b

13*PCLK

14 : 001110b

14*PCLK

15 : 001111b

15*PCLK

16 : 010000b

16*PCLK

17 : 010001b

17*PCLK

18 : 010010b

18*PCLK

19 : 010011b

19*PCLK

20 : 010100b

20*PCLK

21 : 010101b

21*PCLK

22 : 010110b

22*PCLK

23 : 010111b

23*PCLK

24 : 011000b

24*PCLK

25 : 011001b

25*PCLK

26 : 011010b

26*PCLK

27 : 011011b

27*PCLK

28 : 011100b

28*PCLK

29 : 011101b

29*PCLK

30 : 011110b

30*PCLK

31 : 011111b

31*PCLK

32 : 100000b

32*PCLK

33 : 100001b

33*PCLK

34 : 100010b

34*PCLK

35 : 100011b

35*PCLK

36 : 100100b

36*PCLK

37 : 100101b

37*PCLK

38 : 100110b

38*PCLK

39 : 100111b

39*PCLK

40 : 101000b

40*PCLK

41 : 101001b

41*PCLK

42 : 101010b

42*PCLK

43 : 101011b

43*PCLK

44 : 101100b

44*PCLK

45 : 101101b

45*PCLK

46 : 101110b

46*PCLK

47 : 101111b

47*PCLK

48 : 110000b

48*PCLK

49 : 110001b

49*PCLK

50 : 110010b

50*PCLK

51 : 110011b

51*PCLK

52 : 110100b

52*PCLK

53 : 110101b

53*PCLK

54 : 110110b

54*PCLK

55 : 110111b

55*PCLK

56 : 111000b

56*PCLK

57 : 111001b

57*PCLK

58 : 111010b

58*PCLK

59 : 111011b

59*PCLK

60 : 111100b

60*PCLK

61 : 111101b

61*PCLK

62 : 111110b

62*PCLK

63 : 111111b

63*PCLK

End of enumeration elements list.

RDHOLD : Read Hold time
bits : 16 - 35
access : read-write

Enumeration:

0 : 0000b

No read hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TREAD2

Offset:0x28 EBI Read Timing Register 2
address_offset : 0x28 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 RDSETUP RDSTRB RDHOLD
Warning: Undefined array key 36 in /app/public/svg.inc on line 285

RDSETUP : Read Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

No read setup time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

RDSTRB : Read Strobe time
bits : 8 - 21
access : read-write

Enumeration:

0 : 000000b

1*PCLK

1 : 000001b

1*PCLK

2 : 000010b

2*PCLK

3 : 000011b

3*PCLK

4 : 000100b

4*PCLK

5 : 000101b

5*PCLK

6 : 000110b

6*PCLK

7 : 000111b

7*PCLK

8 : 001000b

8*PCLK

9 : 001001b

9*PCLK

10 : 001010b

10*PCLK

11 : 001011b

11*PCLK

12 : 001100b

12*PCLK

13 : 001101b

13*PCLK

14 : 001110b

14*PCLK

15 : 001111b

15*PCLK

16 : 010000b

16*PCLK

17 : 010001b

17*PCLK

18 : 010010b

18*PCLK

19 : 010011b

19*PCLK

20 : 010100b

20*PCLK

21 : 010101b

21*PCLK

22 : 010110b

22*PCLK

23 : 010111b

23*PCLK

24 : 011000b

24*PCLK

25 : 011001b

25*PCLK

26 : 011010b

26*PCLK

27 : 011011b

27*PCLK

28 : 011100b

28*PCLK

29 : 011101b

29*PCLK

30 : 011110b

30*PCLK

31 : 011111b

31*PCLK

32 : 100000b

32*PCLK

33 : 100001b

33*PCLK

34 : 100010b

34*PCLK

35 : 100011b

35*PCLK

36 : 100100b

36*PCLK

37 : 100101b

37*PCLK

38 : 100110b

38*PCLK

39 : 100111b

39*PCLK

40 : 101000b

40*PCLK

41 : 101001b

41*PCLK

42 : 101010b

42*PCLK

43 : 101011b

43*PCLK

44 : 101100b

44*PCLK

45 : 101101b

45*PCLK

46 : 101110b

46*PCLK

47 : 101111b

47*PCLK

48 : 110000b

48*PCLK

49 : 110001b

49*PCLK

50 : 110010b

50*PCLK

51 : 110011b

51*PCLK

52 : 110100b

52*PCLK

53 : 110101b

53*PCLK

54 : 110110b

54*PCLK

55 : 110111b

55*PCLK

56 : 111000b

56*PCLK

57 : 111001b

57*PCLK

58 : 111010b

58*PCLK

59 : 111011b

59*PCLK

60 : 111100b

60*PCLK

61 : 111101b

61*PCLK

62 : 111110b

62*PCLK

63 : 111111b

63*PCLK

End of enumeration elements list.

RDHOLD : Read Hold time
bits : 16 - 35
access : read-write

Enumeration:

0 : 0000b

No read hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TREAD3

Offset:0x2C EBI Read Timing Register 3
address_offset : 0x2C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 RDSETUP RDSTRB RDHOLD
Warning: Undefined array key 36 in /app/public/svg.inc on line 285

RDSETUP : Read Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

No read setup time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

RDSTRB : Read Strobe time
bits : 8 - 21
access : read-write

Enumeration:

0 : 000000b

1*PCLK

1 : 000001b

1*PCLK

2 : 000010b

2*PCLK

3 : 000011b

3*PCLK

4 : 000100b

4*PCLK

5 : 000101b

5*PCLK

6 : 000110b

6*PCLK

7 : 000111b

7*PCLK

8 : 001000b

8*PCLK

9 : 001001b

9*PCLK

10 : 001010b

10*PCLK

11 : 001011b

11*PCLK

12 : 001100b

12*PCLK

13 : 001101b

13*PCLK

14 : 001110b

14*PCLK

15 : 001111b

15*PCLK

16 : 010000b

16*PCLK

17 : 010001b

17*PCLK

18 : 010010b

18*PCLK

19 : 010011b

19*PCLK

20 : 010100b

20*PCLK

21 : 010101b

21*PCLK

22 : 010110b

22*PCLK

23 : 010111b

23*PCLK

24 : 011000b

24*PCLK

25 : 011001b

25*PCLK

26 : 011010b

26*PCLK

27 : 011011b

27*PCLK

28 : 011100b

28*PCLK

29 : 011101b

29*PCLK

30 : 011110b

30*PCLK

31 : 011111b

31*PCLK

32 : 100000b

32*PCLK

33 : 100001b

33*PCLK

34 : 100010b

34*PCLK

35 : 100011b

35*PCLK

36 : 100100b

36*PCLK

37 : 100101b

37*PCLK

38 : 100110b

38*PCLK

39 : 100111b

39*PCLK

40 : 101000b

40*PCLK

41 : 101001b

41*PCLK

42 : 101010b

42*PCLK

43 : 101011b

43*PCLK

44 : 101100b

44*PCLK

45 : 101101b

45*PCLK

46 : 101110b

46*PCLK

47 : 101111b

47*PCLK

48 : 110000b

48*PCLK

49 : 110001b

49*PCLK

50 : 110010b

50*PCLK

51 : 110011b

51*PCLK

52 : 110100b

52*PCLK

53 : 110101b

53*PCLK

54 : 110110b

54*PCLK

55 : 110111b

55*PCLK

56 : 111000b

56*PCLK

57 : 111001b

57*PCLK

58 : 111010b

58*PCLK

59 : 111011b

59*PCLK

60 : 111100b

60*PCLK

61 : 111101b

61*PCLK

62 : 111110b

62*PCLK

63 : 111111b

63*PCLK

End of enumeration elements list.

RDHOLD : Read Hold time
bits : 16 - 35
access : read-write

Enumeration:

0 : 0000b

No read hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TWRITE0

Offset:0x30 EBI Write Timing Register 0
address_offset : 0x30 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 WESETUP WESTRB WEHOLD
Warning: Undefined array key 36 in /app/public/svg.inc on line 285

WESETUP : Write Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

No write setup time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

WESTRB : Write Strobe time
bits : 8 - 21
access : read-write

Enumeration:

0 : 000000b

1*PCLK

1 : 000001b

1*PCLK

2 : 000010b

2*PCLK

3 : 000011b

3*PCLK

4 : 000100b

4*PCLK

5 : 000101b

5*PCLK

6 : 000110b

6*PCLK

7 : 000111b

7*PCLK

8 : 001000b

8*PCLK

9 : 001001b

9*PCLK

10 : 001010b

10*PCLK

11 : 001011b

11*PCLK

12 : 001100b

12*PCLK

13 : 001101b

13*PCLK

14 : 001110b

14*PCLK

15 : 001111b

15*PCLK

16 : 010000b

16*PCLK

17 : 010001b

17*PCLK

18 : 010010b

18*PCLK

19 : 010011b

19*PCLK

20 : 010100b

20*PCLK

21 : 010101b

21*PCLK

22 : 010110b

22*PCLK

23 : 010111b

23*PCLK

24 : 011000b

24*PCLK

25 : 011001b

25*PCLK

26 : 011010b

26*PCLK

27 : 011011b

27*PCLK

28 : 011100b

28*PCLK

29 : 011101b

29*PCLK

30 : 011110b

30*PCLK

31 : 011111b

31*PCLK

32 : 100000b

32*PCLK

33 : 100001b

33*PCLK

34 : 100010b

34*PCLK

35 : 100011b

35*PCLK

36 : 100100b

36*PCLK

37 : 100101b

37*PCLK

38 : 100110b

38*PCLK

39 : 100111b

39*PCLK

40 : 101000b

40*PCLK

41 : 101001b

41*PCLK

42 : 101010b

42*PCLK

43 : 101011b

43*PCLK

44 : 101100b

44*PCLK

45 : 101101b

45*PCLK

46 : 101110b

46*PCLK

47 : 101111b

47*PCLK

48 : 110000b

48*PCLK

49 : 110001b

49*PCLK

50 : 110010b

50*PCLK

51 : 110011b

51*PCLK

52 : 110100b

52*PCLK

53 : 110101b

53*PCLK

54 : 110110b

54*PCLK

55 : 110111b

55*PCLK

56 : 111000b

56*PCLK

57 : 111001b

57*PCLK

58 : 111010b

58*PCLK

59 : 111011b

59*PCLK

60 : 111100b

60*PCLK

61 : 111101b

61*PCLK

62 : 111110b

62*PCLK

63 : 111111b

63*PCLK

End of enumeration elements list.

WEHOLD : Write Hold time
bits : 16 - 35
access : read-write

Enumeration:

0 : 0000b

No write hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TWRITE1

Offset:0x34 EBI Write Timing Register 1
address_offset : 0x34 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 WESETUP WESTRB WEHOLD
Warning: Undefined array key 36 in /app/public/svg.inc on line 285

WESETUP : Write Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

No write setup time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

WESTRB : Write Strobe time
bits : 8 - 21
access : read-write

Enumeration:

0 : 000000b

1*PCLK

1 : 000001b

1*PCLK

2 : 000010b

2*PCLK

3 : 000011b

3*PCLK

4 : 000100b

4*PCLK

5 : 000101b

5*PCLK

6 : 000110b

6*PCLK

7 : 000111b

7*PCLK

8 : 001000b

8*PCLK

9 : 001001b

9*PCLK

10 : 001010b

10*PCLK

11 : 001011b

11*PCLK

12 : 001100b

12*PCLK

13 : 001101b

13*PCLK

14 : 001110b

14*PCLK

15 : 001111b

15*PCLK

16 : 010000b

16*PCLK

17 : 010001b

17*PCLK

18 : 010010b

18*PCLK

19 : 010011b

19*PCLK

20 : 010100b

20*PCLK

21 : 010101b

21*PCLK

22 : 010110b

22*PCLK

23 : 010111b

23*PCLK

24 : 011000b

24*PCLK

25 : 011001b

25*PCLK

26 : 011010b

26*PCLK

27 : 011011b

27*PCLK

28 : 011100b

28*PCLK

29 : 011101b

29*PCLK

30 : 011110b

30*PCLK

31 : 011111b

31*PCLK

32 : 100000b

32*PCLK

33 : 100001b

33*PCLK

34 : 100010b

34*PCLK

35 : 100011b

35*PCLK

36 : 100100b

36*PCLK

37 : 100101b

37*PCLK

38 : 100110b

38*PCLK

39 : 100111b

39*PCLK

40 : 101000b

40*PCLK

41 : 101001b

41*PCLK

42 : 101010b

42*PCLK

43 : 101011b

43*PCLK

44 : 101100b

44*PCLK

45 : 101101b

45*PCLK

46 : 101110b

46*PCLK

47 : 101111b

47*PCLK

48 : 110000b

48*PCLK

49 : 110001b

49*PCLK

50 : 110010b

50*PCLK

51 : 110011b

51*PCLK

52 : 110100b

52*PCLK

53 : 110101b

53*PCLK

54 : 110110b

54*PCLK

55 : 110111b

55*PCLK

56 : 111000b

56*PCLK

57 : 111001b

57*PCLK

58 : 111010b

58*PCLK

59 : 111011b

59*PCLK

60 : 111100b

60*PCLK

61 : 111101b

61*PCLK

62 : 111110b

62*PCLK

63 : 111111b

63*PCLK

End of enumeration elements list.

WEHOLD : Write Hold time
bits : 16 - 35
access : read-write

Enumeration:

0 : 0000b

No write hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TWRITE2

Offset:0x38 EBI Write Timing Register 2
address_offset : 0x38 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 WESETUP WESTRB WEHOLD
Warning: Undefined array key 36 in /app/public/svg.inc on line 285

WESETUP : Write Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

No write setup time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

WESTRB : Write Strobe time
bits : 8 - 21
access : read-write

Enumeration:

0 : 000000b

1*PCLK

1 : 000001b

1*PCLK

2 : 000010b

2*PCLK

3 : 000011b

3*PCLK

4 : 000100b

4*PCLK

5 : 000101b

5*PCLK

6 : 000110b

6*PCLK

7 : 000111b

7*PCLK

8 : 001000b

8*PCLK

9 : 001001b

9*PCLK

10 : 001010b

10*PCLK

11 : 001011b

11*PCLK

12 : 001100b

12*PCLK

13 : 001101b

13*PCLK

14 : 001110b

14*PCLK

15 : 001111b

15*PCLK

16 : 010000b

16*PCLK

17 : 010001b

17*PCLK

18 : 010010b

18*PCLK

19 : 010011b

19*PCLK

20 : 010100b

20*PCLK

21 : 010101b

21*PCLK

22 : 010110b

22*PCLK

23 : 010111b

23*PCLK

24 : 011000b

24*PCLK

25 : 011001b

25*PCLK

26 : 011010b

26*PCLK

27 : 011011b

27*PCLK

28 : 011100b

28*PCLK

29 : 011101b

29*PCLK

30 : 011110b

30*PCLK

31 : 011111b

31*PCLK

32 : 100000b

32*PCLK

33 : 100001b

33*PCLK

34 : 100010b

34*PCLK

35 : 100011b

35*PCLK

36 : 100100b

36*PCLK

37 : 100101b

37*PCLK

38 : 100110b

38*PCLK

39 : 100111b

39*PCLK

40 : 101000b

40*PCLK

41 : 101001b

41*PCLK

42 : 101010b

42*PCLK

43 : 101011b

43*PCLK

44 : 101100b

44*PCLK

45 : 101101b

45*PCLK

46 : 101110b

46*PCLK

47 : 101111b

47*PCLK

48 : 110000b

48*PCLK

49 : 110001b

49*PCLK

50 : 110010b

50*PCLK

51 : 110011b

51*PCLK

52 : 110100b

52*PCLK

53 : 110101b

53*PCLK

54 : 110110b

54*PCLK

55 : 110111b

55*PCLK

56 : 111000b

56*PCLK

57 : 111001b

57*PCLK

58 : 111010b

58*PCLK

59 : 111011b

59*PCLK

60 : 111100b

60*PCLK

61 : 111101b

61*PCLK

62 : 111110b

62*PCLK

63 : 111111b

63*PCLK

End of enumeration elements list.

WEHOLD : Write Hold time
bits : 16 - 35
access : read-write

Enumeration:

0 : 0000b

No write hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


TWRITE3

Offset:0x3C EBI Write Timing Register 3
address_offset : 0x3C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 WESETUP WESTRB WEHOLD
Warning: Undefined array key 36 in /app/public/svg.inc on line 285

WESETUP : Write Setup time
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

No write setup time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.

WESTRB : Write Strobe time
bits : 8 - 21
access : read-write

Enumeration:

0 : 000000b

1*PCLK

1 : 000001b

1*PCLK

2 : 000010b

2*PCLK

3 : 000011b

3*PCLK

4 : 000100b

4*PCLK

5 : 000101b

5*PCLK

6 : 000110b

6*PCLK

7 : 000111b

7*PCLK

8 : 001000b

8*PCLK

9 : 001001b

9*PCLK

10 : 001010b

10*PCLK

11 : 001011b

11*PCLK

12 : 001100b

12*PCLK

13 : 001101b

13*PCLK

14 : 001110b

14*PCLK

15 : 001111b

15*PCLK

16 : 010000b

16*PCLK

17 : 010001b

17*PCLK

18 : 010010b

18*PCLK

19 : 010011b

19*PCLK

20 : 010100b

20*PCLK

21 : 010101b

21*PCLK

22 : 010110b

22*PCLK

23 : 010111b

23*PCLK

24 : 011000b

24*PCLK

25 : 011001b

25*PCLK

26 : 011010b

26*PCLK

27 : 011011b

27*PCLK

28 : 011100b

28*PCLK

29 : 011101b

29*PCLK

30 : 011110b

30*PCLK

31 : 011111b

31*PCLK

32 : 100000b

32*PCLK

33 : 100001b

33*PCLK

34 : 100010b

34*PCLK

35 : 100011b

35*PCLK

36 : 100100b

36*PCLK

37 : 100101b

37*PCLK

38 : 100110b

38*PCLK

39 : 100111b

39*PCLK

40 : 101000b

40*PCLK

41 : 101001b

41*PCLK

42 : 101010b

42*PCLK

43 : 101011b

43*PCLK

44 : 101100b

44*PCLK

45 : 101101b

45*PCLK

46 : 101110b

46*PCLK

47 : 101111b

47*PCLK

48 : 110000b

48*PCLK

49 : 110001b

49*PCLK

50 : 110010b

50*PCLK

51 : 110011b

51*PCLK

52 : 110100b

52*PCLK

53 : 110101b

53*PCLK

54 : 110110b

54*PCLK

55 : 110111b

55*PCLK

56 : 111000b

56*PCLK

57 : 111001b

57*PCLK

58 : 111010b

58*PCLK

59 : 111011b

59*PCLK

60 : 111100b

60*PCLK

61 : 111101b

61*PCLK

62 : 111110b

62*PCLK

63 : 111111b

63*PCLK

End of enumeration elements list.

WEHOLD : Write Hold time
bits : 16 - 35
access : read-write

Enumeration:

0 : 0000b

No write hold time

1 : 0001b

1*PCLK

2 : 0010b

2*PCLK

3 : 0011b

3*PCLK

4 : 0100b

4*PCLK

5 : 0101b

5*PCLK

6 : 0110b

6*PCLK

7 : 0111b

7*PCLK

8 : 1000b

8*PCLK

9 : 1001b

9*PCLK

10 : 1010b

10*PCLK

11 : 1011b

11*PCLK

12 : 1100b

12*PCLK

13 : 1101b

13*PCLK

14 : 1110b

14*PCLK

15 : 1111b

15*PCLK

End of enumeration elements list.


ALCTRL

Offset:0x4 EBI Address Latch Control Register
address_offset : 0x4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 AL0 AL1 AL2 AL3

AL0 : Bank 0 address length=AL0+16
bits : 0 - 3
access : read-write

Enumeration:

0 : 0000b

AL0=0

1 : 0001b

AL0=1

2 : 0010b

AL0=2

3 : 0011b

AL0=3

4 : 0100b

AL0=4

5 : 0101b

AL0=5

6 : 0110b

AL0=6

7 : 0111b

AL0=7

8 : 1000b

AL0=8

9 : 1001b

AL0=9

10 : 1010b

AL0=10

11 : 1011b

AL0=10

12 : 1100b

AL0=10

13 : 1101b

AL0=10

14 : 1110b

AL0=10

15 : 1111b

AL0=10

End of enumeration elements list.

AL1 : Bank 1 address length=AL1+16
bits : 4 - 11
access : read-write

Enumeration:

0 : 0000b

AL1=0

1 : 0001b

AL1=1

2 : 0010b

AL1=2

3 : 0011b

AL1=3

4 : 0100b

AL1=4

5 : 0101b

AL1=5

6 : 0110b

AL1=6

7 : 0111b

AL1=7

8 : 1000b

AL1=8

9 : 1001b

AL1=9

10 : 1010b

AL1=10

11 : 1011b

AL1=10

12 : 1100b

AL1=10

13 : 1101b

AL1=10

14 : 1110b

AL1=10

15 : 1111b

AL1=10

End of enumeration elements list.

AL2 : Bank 2 address length=AL2+16
bits : 8 - 19
access : read-write

Enumeration:

0 : 0000b

AL2=0

1 : 0001b

AL2=1

2 : 0010b

AL2=2

3 : 0011b

AL2=3

4 : 0100b

AL2=4

5 : 0101b

AL2=5

6 : 0110b

AL2=6

7 : 0111b

AL2=7

8 : 1000b

AL2=8

9 : 1001b

AL2=9

10 : 1010b

AL2=10

11 : 1011b

AL2=10

12 : 1100b

AL2=10

13 : 1101b

AL2=10

14 : 1110b

AL2=10

15 : 1111b

AL2=10

End of enumeration elements list.

AL3 : Bank 3 address length=AL3+16
bits : 12 - 27
access : read-write

Enumeration:

0 : 0000b

AL3=0

1 : 0001b

AL3=1

2 : 0010b

AL3=2

3 : 0011b

AL3=3

4 : 0100b

AL3=4

5 : 0101b

AL3=5

6 : 0110b

AL3=6

7 : 0111b

AL3=7

8 : 1000b

AL3=8

9 : 1001b

AL3=9

10 : 1010b

AL3=10

11 : 1011b

AL3=10

12 : 1100b

AL3=10

13 : 1101b

AL3=10

14 : 1110b

AL3=10

15 : 1111b

AL3=10

End of enumeration elements list.


PR0

Offset:0x40 EBI Polarity Register 0
address_offset : 0x40 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 CSPOL OEPOL WEPOL ALEPOL ARDYPOL UBLBPOL

CSPOL : Chip Select polarity
bits : 0 - 0
access : read-only

Enumeration:

0 : Active Low

CS is active low

1 : Reserved

Reserved

End of enumeration elements list.

OEPOL : Output Enable polarity
bits : 1 - 2
access : read-only

Enumeration:

0 : Active Low

OE is active low

1 : Reserved

Reserved

End of enumeration elements list.

WEPOL : Write Enable polarity
bits : 2 - 4
access : read-only

Enumeration:

0 : Active Low

WE is active low

1 : Reserved

Reserved

End of enumeration elements list.

ALEPOL : Address Latch polarity
bits : 3 - 6
access : read-only

Enumeration:

0 : Active Low

ALE is active low

1 : Reserved

Reserved

End of enumeration elements list.

ARDYPOL : Asynchronous Ready polarity
bits : 4 - 8
access : read-write

Enumeration:

0 : Active Low

ARDY is active low

1 : Active High

ARDY is active high

End of enumeration elements list.

UBLBPOL : Upper Byte and Lower Byte polarity
bits : 5 - 10
access : read-only

Enumeration:

0 : Active Low

Upper byte and Lower byte are active low

1 : Reserved

Reserved

End of enumeration elements list.


PR1

Offset:0x44 EBI Polarity Register 1
address_offset : 0x44 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 CSPOL OEPOL WEPOL ALEPOL ARDYPOL UBLBPOL

CSPOL : Chip Select polarity
bits : 0 - 0
access : read-only

Enumeration:

0 : Active Low

CS is active low

1 : Reserved

Reserved

End of enumeration elements list.

OEPOL : Output Enable polarity
bits : 1 - 2
access : read-only

Enumeration:

0 : Active Low

OE is active low

1 : Reserved

Reserved

End of enumeration elements list.

WEPOL : Write Enable polarity
bits : 2 - 4
access : read-only

Enumeration:

0 : Active Low

WE is active low

1 : Reserved

Reserved

End of enumeration elements list.

ALEPOL : Address Latch polarity
bits : 3 - 6
access : read-only

Enumeration:

0 : Active Low

ALE is active low

1 : Reserved

Reserved

End of enumeration elements list.

ARDYPOL : Asynchronous Ready polarity
bits : 4 - 8
access : read-write

Enumeration:

0 : Active Low

ARDY is active low

1 : Active High

ARDY is active high

End of enumeration elements list.

UBLBPOL : Upper Byte and Lower Byte polarity
bits : 5 - 10
access : read-only

Enumeration:

0 : Active Low

Upper byte and Lower byte are active low

1 : Reserved

Reserved

End of enumeration elements list.


PR2

Offset:0x48 EBI Polarity Register 2
address_offset : 0x48 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 CSPOL OEPOL WEPOL ALEPOL ARDYPOL UBLBPOL

CSPOL : Chip Select polarity
bits : 0 - 0
access : read-only

Enumeration:

0 : Active Low

CS is active low

1 : Reserved

Reserved

End of enumeration elements list.

OEPOL : Output Enable polarity
bits : 1 - 2
access : read-only

Enumeration:

0 : Active Low

OE is active low

1 : Reserved

Reserved

End of enumeration elements list.

WEPOL : Write Enable polarity
bits : 2 - 4
access : read-only

Enumeration:

0 : Active Low

WE is active low

1 : Reserved

Reserved

End of enumeration elements list.

ALEPOL : Address Latch polarity
bits : 3 - 6
access : read-only

Enumeration:

0 : Active Low

ALE is active low

1 : Reserved

Reserved

End of enumeration elements list.

ARDYPOL : Asynchronous Ready polarity
bits : 4 - 8
access : read-write

Enumeration:

0 : Active Low

ARDY is active low

1 : Active High

ARDY is active high

End of enumeration elements list.

UBLBPOL : Upper Byte and Lower Byte polarity
bits : 5 - 10
access : read-only

Enumeration:

0 : Active Low

Upper byte and Lower byte are active low

1 : Reserved

Reserved

End of enumeration elements list.


PR3

Offset:0x4C EBI Polarity Register 3
address_offset : 0x4C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 CSPOL OEPOL WEPOL ALEPOL ARDYPOL UBLBPOL

CSPOL : Chip Select polarity
bits : 0 - 0
access : read-only

Enumeration:

0 : Active Low

CS is active low

1 : Reserved

Reserved

End of enumeration elements list.

OEPOL : Output Enable polarity
bits : 1 - 2
access : read-only

Enumeration:

0 : Active Low

OE is active low

1 : Reserved

Reserved

End of enumeration elements list.

WEPOL : Write Enable polarity
bits : 2 - 4
access : read-only

Enumeration:

0 : Active Low

WE is active low

1 : Reserved

Reserved

End of enumeration elements list.

ALEPOL : Address Latch polarity
bits : 3 - 6
access : read-only

Enumeration:

0 : Active Low

ALE is active low

1 : Reserved

Reserved

End of enumeration elements list.

ARDYPOL : Asynchronous Ready polarity
bits : 4 - 8
access : read-write

Enumeration:

0 : Active Low

ARDY is active low

1 : Active High

ARDY is active high

End of enumeration elements list.

UBLBPOL : Upper Byte and Lower Byte polarity
bits : 5 - 10
access : read-only

Enumeration:

0 : Active Low

Upper byte and Lower byte are active low

1 : Reserved

Reserved

End of enumeration elements list.


IE

Offset:0x50 EBI Interrupt Enable Register
address_offset : 0x50 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ARDYTOEN ACCDISEN SMRSTEN RWERREN DMAHTIE DMATCIE

ARDYTOEN : EBI asynchronous ready time-out interrupt enable bit
bits : 0 - 0
access : read-write

Enumeration:

0 : Disable

Disable ARDYTO interrupt

1 : Enable

Enable ARDYTO interrupt

End of enumeration elements list.

ACCDISEN : Interrupt for accessing the disabled bank enable bit
bits : 1 - 2
access : read-write

Enumeration:

0 : Disable

Disable ACCDIS interrupt

1 : Enable

Enable ACCDIS interrupt

End of enumeration elements list.

SMRSTEN : Interrupt for issuing a transaction during EBI state machine reset period enable bit
bits : 2 - 4
access : read-write

Enumeration:

0 : Disable

Disable SMRST interrupt

1 : Enable

Enable SMRST interrupt

End of enumeration elements list.

RWERREN : Interrupt for read/writer error enable bit
bits : 3 - 6
access : read-write

Enumeration:

0 : Disable

Disable RWERR interrupt

1 : Enable

Enable RWERR interrupt

End of enumeration elements list.

DMAHTIE : DMA half-transfer interrupt enable bit
bits : 4 - 8
access : read-write

Enumeration:

0 : Disable

Disable DMAHT interrupt

1 : Enable

Enable DMAHT interrupt

End of enumeration elements list.

DMATCIE : DMA transfer complete interrupt enable bit
bits : 5 - 10
access : read-write

Enumeration:

0 : Disable

Disable DMATC interrupt

1 : Enable

Enable DMATC interrupt

End of enumeration elements list.


RIS

Offset:0x54 EBI Interrupt Flag Register
address_offset : 0x54 Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ARDYTOIF ACCDISIF SMRSTIF RWERRIF DMAHTIF DMATCIF

ARDYTOIF : EBI asynchronous ready time-out flag
bits : 0 - 0
access : read-only

Enumeration:

0 : Not timeout

ARDY Not Timeout

1 : Timeout

ARDY Timeout

End of enumeration elements list.

ACCDISIF : EBI accessing the disabled bank flag
bits : 1 - 2
access : read-only

Enumeration:

0 : Not accessing

Not accessing the disabled bank

1 : Accessing

EBI is accessing the disabled bank

End of enumeration elements list.

SMRSTIF : EBI state machine reset flag
bits : 2 - 4
access : read-only

Enumeration:

0 : Not resetting

Not resetting the EBI state machine

1 : Resetting

EBI is resetting the state machine

End of enumeration elements list.

RWERRIF : EBI read/write error flag
bits : 3 - 6
access : read-only

Enumeration:

0 : Not error

Not read/write error

1 : Error

Read/write error

End of enumeration elements list.

DMAHTIF : DMA half-transfer flag
bits : 4 - 8
access : read-only

Enumeration:

0 : No event

No half-transfer event

1 : Half-transfer event

A half-transfer event occurs

End of enumeration elements list.

DMATCIF : DMA transfer complete flag
bits : 5 - 10
access : read-only

Enumeration:

0 : No DMA transfer completed

No DMA transfer completed

1 : DMA Transfer completed

A transfer complete event occurs

End of enumeration elements list.


IC

Offset:0x58 EBI Interrupt Clear Register
address_offset : 0x58 Bytes (0x0)
size : 32 bit
access : write-only
reset_value : 0x0
reset_Mask : 0x0

write-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ARDYTOIC ACCDISIC SMRSTIC RWERRIC DMAHTIC DMATCIC

ARDYTOIC : Select ARDYTOIF flag to be cleared
bits : 0 - 0
access : write-only

Enumeration:

0 : No effect

No effect

1 : Clear

Clear ARDYIF flag

End of enumeration elements list.

ACCDISIC : Select ACCDISIF flag to be cleared
bits : 1 - 2
access : write-only

Enumeration:

0 : No effect

No effect

1 : Clear

Clear ACCDISIF flag

End of enumeration elements list.

SMRSTIC : Select SMRSTIF flag to be cleared
bits : 2 - 4
access : write-only

Enumeration:

0 : No effect

No effect

1 : Clear

Clear SMRSTIF flag

End of enumeration elements list.

RWERRIC : Select RWERRIF flag to be cleared
bits : 3 - 6
access : write-only

Enumeration:

0 : No effect

No effect

1 : Clear

Clear RWERRIF flag

End of enumeration elements list.

DMAHTIC : Select DMA half-transfer flag to be cleared
bits : 4 - 8
access : write-only

Enumeration:

0 : No effect

No effect

1 : Clear

Clear DMAHTIF flag

End of enumeration elements list.

DMATCIC : Select DMA transfer complete flag to be cleared
bits : 5 - 10
access : write-only

Enumeration:

0 : No effect

No effect

1 : Clear

Clear DMATCIF flag

End of enumeration elements list.


DMACTRL

Offset:0x5C EBI DMA Control Register
address_offset : 0x5C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DMAEN SPISELECT BANKSELECT

DMAEN : EBI DMA enable bit
bits : 0 - 0
access : read-write

Enumeration:

0 : Disable

Disable EBI DMA

1 : Enable

Enable EBI DMA

End of enumeration elements list.

SPISELECT : SPIn select bit
bits : 1 - 2
access : read-write

Enumeration:

0 : SPI0

SPI0

1 : SPI1

SPI1

End of enumeration elements list.

BANKSELECT : EBI Bank n select bits
bits : 2 - 5
access : read-write

Enumeration:

0 : BANK 0

EBI Bank 0

1 : BANK 1

EBI Bank 1

2 : BANK 2

EBI Bank 2

3 : BANK 3

EBI Bank 3

End of enumeration elements list.


DMACNT

Offset:0x64 DMA Number of data transfer register
address_offset : 0x64 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 CNT

CNT : Number of data to DMA RX count transfer
bits : 0 - 27
access : read-write


DMAHTCNT

Offset:0x68 EBI DMA Half-transfer Register
address_offset : 0x68 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 HTCNT

HTCNT : Number of data to DMA RX half count transfer
bits : 0 - 27
access : read-write


CURCNT

Offset:0x6C EBI DMA Current Transfer Data Counter Register
address_offset : 0x6C Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0

read-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 CURCNT

CURCNT : Number of data to DMA RX half count transfer
bits : 0 - 27
access : read-only


STATUS

Offset:0x8 EBI Status Register
address_offset : 0x8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 EBIBUSY EBIARDY EBINSRST

EBIBUSY : EBI Busy
bits : 0 - 0
access : read-only

Enumeration:

0 : Idle

EBI is idle

1 : Busy

EBI is busy

End of enumeration elements list.

EBIARDY : EBI Asynchronous Ready status
bits : 4 - 8
access : read-only

Enumeration:

0 : Inactive

EBI_ARDY is inactive

1 : Active

EBI_ARDY is active

End of enumeration elements list.

EBINSRST : EBI State machine reset
bits : 8 - 16
access : read-write

Enumeration:

0 : Normal

Normal mode

1 : Reset

Reset EBI state machine

End of enumeration elements list.



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