\n
address_offset : 0x0 Bytes (0x0)
size : 0x860 byte (0x0)
mem_usage : registers
protection : not protected
SPI_CMD
address_offset : 0x0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FLASH_PER :
bits : 16 - 16 (1 bit)
FLASH_PES :
bits : 17 - 17 (1 bit)
USR :
bits : 18 - 18 (1 bit)
FLASH_HPM :
bits : 19 - 19 (1 bit)
FLASH_RES :
bits : 20 - 20 (1 bit)
FLASH_DP :
bits : 21 - 21 (1 bit)
FLASH_CE :
bits : 22 - 22 (1 bit)
FLASH_BE :
bits : 23 - 23 (1 bit)
FLASH_SE :
bits : 24 - 24 (1 bit)
FLASH_PP :
bits : 25 - 25 (1 bit)
FLASH_WRSR :
bits : 26 - 26 (1 bit)
FLASH_RDSR :
bits : 27 - 27 (1 bit)
FLASH_RDID :
bits : 28 - 28 (1 bit)
FLASH_WRDI :
bits : 29 - 29 (1 bit)
FLASH_WREN :
bits : 30 - 30 (1 bit)
FLASH_READ :
bits : 31 - 31 (1 bit)
SPI_RD_STATUS
address_offset : 0x10 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
STATUS :
bits : 0 - 15 (16 bit)
WB_MODE :
bits : 16 - 23 (8 bit)
STATUS_EXT :
bits : 24 - 31 (8 bit)
SPI_W0
address_offset : 0x100 Bytes (0x0)
size : 32 bit
access : read-write
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reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_DMA_CONF
address_offset : 0x100 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
IN_RST :
bits : 2 - 2 (1 bit)
OUT_RST :
bits : 3 - 3 (1 bit)
AHBM_FIFO_RST :
bits : 4 - 4 (1 bit)
AHBM_RST :
bits : 5 - 5 (1 bit)
IN_LOOP_TEST :
bits : 6 - 6 (1 bit)
OUT_LOOP_TEST :
bits : 7 - 7 (1 bit)
OUT_AUTO_WRBACK :
bits : 8 - 8 (1 bit)
OUT_EOF_MODE :
bits : 9 - 9 (1 bit)
OUTDSCR_BURST_EN :
bits : 10 - 10 (1 bit)
INDSCR_BURST_EN :
bits : 11 - 11 (1 bit)
OUT_DATA_BURST_EN :
bits : 12 - 12 (1 bit)
DMA_RX_STOP :
bits : 14 - 14 (1 bit)
DMA_TX_STOP :
bits : 15 - 15 (1 bit)
DMA_CONTINUE :
bits : 16 - 16 (1 bit)
SPI_DMA_OUT_LINK
address_offset : 0x104 Bytes (0x0)
size : 32 bit
access : read-write
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reset_Mask : 0x0
OUTLINK_ADDR :
bits : 0 - 19 (20 bit)
OUTLINK_STOP :
bits : 28 - 28 (1 bit)
OUTLINK_START :
bits : 29 - 29 (1 bit)
OUTLINK_RESTART :
bits : 30 - 30 (1 bit)
SPI_DMA_IN_LINK
address_offset : 0x108 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
INLINK_ADDR :
bits : 0 - 19 (20 bit)
INLINK_AUTO_RET :
bits : 20 - 20 (1 bit)
INLINK_STOP :
bits : 28 - 28 (1 bit)
INLINK_START :
bits : 29 - 29 (1 bit)
INLINK_RESTART :
bits : 30 - 30 (1 bit)
SPI_DMA_STATUS
address_offset : 0x10C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_RX_EN :
bits : 0 - 0 (1 bit)
DMA_TX_EN :
bits : 1 - 1 (1 bit)
SPI_DMA_INT_ENA
address_offset : 0x110 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
INLINK_DSCR_EMPTY_INT_ENA :
bits : 0 - 0 (1 bit)
OUTLINK_DSCR_ERROR_INT_ENA :
bits : 1 - 1 (1 bit)
INLINK_DSCR_ERROR_INT_ENA :
bits : 2 - 2 (1 bit)
IN_DONE_INT_ENA :
bits : 3 - 3 (1 bit)
IN_ERR_EOF_INT_ENA :
bits : 4 - 4 (1 bit)
IN_SUC_EOF_INT_ENA :
bits : 5 - 5 (1 bit)
OUT_DONE_INT_ENA :
bits : 6 - 6 (1 bit)
OUT_EOF_INT_ENA :
bits : 7 - 7 (1 bit)
OUT_TOTAL_EOF_INT_ENA :
bits : 8 - 8 (1 bit)
SPI_DMA_INT_RAW
address_offset : 0x114 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
INLINK_DSCR_EMPTY_INT_RAW :
bits : 0 - 0 (1 bit)
OUTLINK_DSCR_ERROR_INT_RAW :
bits : 1 - 1 (1 bit)
INLINK_DSCR_ERROR_INT_RAW :
bits : 2 - 2 (1 bit)
IN_DONE_INT_RAW :
bits : 3 - 3 (1 bit)
IN_ERR_EOF_INT_RAW :
bits : 4 - 4 (1 bit)
IN_SUC_EOF_INT_RAW :
bits : 5 - 5 (1 bit)
OUT_DONE_INT_RAW :
bits : 6 - 6 (1 bit)
OUT_EOF_INT_RAW :
bits : 7 - 7 (1 bit)
OUT_TOTAL_EOF_INT_RAW :
bits : 8 - 8 (1 bit)
SPI_DMA_INT_ST
address_offset : 0x118 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
INLINK_DSCR_EMPTY_INT_ST :
bits : 0 - 0 (1 bit)
OUTLINK_DSCR_ERROR_INT_ST :
bits : 1 - 1 (1 bit)
INLINK_DSCR_ERROR_INT_ST :
bits : 2 - 2 (1 bit)
IN_DONE_INT_ST :
bits : 3 - 3 (1 bit)
IN_ERR_EOF_INT_ST :
bits : 4 - 4 (1 bit)
IN_SUC_EOF_INT_ST :
bits : 5 - 5 (1 bit)
OUT_DONE_INT_ST :
bits : 6 - 6 (1 bit)
OUT_EOF_INT_ST :
bits : 7 - 7 (1 bit)
OUT_TOTAL_EOF_INT_ST :
bits : 8 - 8 (1 bit)
SPI_DMA_INT_CLR
address_offset : 0x11C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
INLINK_DSCR_EMPTY_INT_CLR :
bits : 0 - 0 (1 bit)
OUTLINK_DSCR_ERROR_INT_CLR :
bits : 1 - 1 (1 bit)
INLINK_DSCR_ERROR_INT_CLR :
bits : 2 - 2 (1 bit)
IN_DONE_INT_CLR :
bits : 3 - 3 (1 bit)
IN_ERR_EOF_INT_CLR :
bits : 4 - 4 (1 bit)
IN_SUC_EOF_INT_CLR :
bits : 5 - 5 (1 bit)
OUT_DONE_INT_CLR :
bits : 6 - 6 (1 bit)
OUT_EOF_INT_CLR :
bits : 7 - 7 (1 bit)
OUT_TOTAL_EOF_INT_CLR :
bits : 8 - 8 (1 bit)
SPI_IN_ERR_EOF_DES_ADDR
address_offset : 0x120 Bytes (0x0)
size : 32 bit
access : read-write
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reset_Mask : 0x0
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SPI_IN_SUC_EOF_DES_ADDR
address_offset : 0x124 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
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bits : 0 - 31 (32 bit)
SPI_INLINK_DSCR
address_offset : 0x128 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_INLINK_DSCR :
bits : 0 - 31 (32 bit)
SPI_INLINK_DSCR_BF0
address_offset : 0x12C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_INLINK_DSCR_BF0 :
bits : 0 - 31 (32 bit)
SPI_INLINK_DSCR_BF1
address_offset : 0x130 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_INLINK_DSCR_BF1 :
bits : 0 - 31 (32 bit)
SPI_OUT_EOF_BFR_DES_ADDR
address_offset : 0x134 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_OUT_EOF_BFR_DES_ADDR :
bits : 0 - 31 (32 bit)
SPI_OUT_EOF_DES_ADDR
address_offset : 0x138 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_OUT_EOF_DES_ADDR :
bits : 0 - 31 (32 bit)
SPI_OUTLINK_DSCR
address_offset : 0x13C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_OUTLINK_DSCR :
bits : 0 - 31 (32 bit)
SPI_CTRL2
address_offset : 0x14 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SETUP_TIME :
bits : 0 - 3 (4 bit)
HOLD_TIME :
bits : 4 - 7 (4 bit)
CK_OUT_LOW_MODE :
bits : 8 - 11 (4 bit)
CK_OUT_HIGH_MODE :
bits : 12 - 15 (4 bit)
MISO_DELAY_MODE :
bits : 16 - 17 (2 bit)
MISO_DELAY_NUM :
bits : 18 - 20 (3 bit)
MOSI_DELAY_MODE :
bits : 21 - 22 (2 bit)
MOSI_DELAY_NUM :
bits : 23 - 25 (3 bit)
CS_DELAY_MODE :
bits : 26 - 27 (2 bit)
CS_DELAY_NUM :
bits : 28 - 31 (4 bit)
SPI_OUTLINK_DSCR_BF0
address_offset : 0x140 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_OUTLINK_DSCR_BF0 :
bits : 0 - 31 (32 bit)
SPI_OUTLINK_DSCR_BF1
address_offset : 0x144 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_OUTLINK_DSCR_BF1 :
bits : 0 - 31 (32 bit)
SPI_DMA_RSTATUS
address_offset : 0x148 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_OUT_STATUS :
bits : 0 - 31 (32 bit)
SPI_DMA_TSTATUS
address_offset : 0x14C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DMA_IN_STATUS :
bits : 0 - 31 (32 bit)
SPI_CLOCK
address_offset : 0x18 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CLKCNT_L :
bits : 0 - 5 (6 bit)
CLKCNT_H :
bits : 6 - 11 (6 bit)
CLKCNT_N :
bits : 12 - 17 (6 bit)
CLKDIV_PRE :
bits : 18 - 30 (13 bit)
CLK_EQU_SYSCLK :
bits : 31 - 31 (1 bit)
SPI_W0
address_offset : 0x184 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_USER
address_offset : 0x1C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DOUTDIN :
bits : 0 - 0 (1 bit)
CS_HOLD :
bits : 4 - 4 (1 bit)
CS_SETUP :
bits : 5 - 5 (1 bit)
CK_I_EDGE :
bits : 6 - 6 (1 bit)
CK_OUT_EDGE :
bits : 7 - 7 (1 bit)
RD_BYTE_ORDER :
bits : 10 - 10 (1 bit)
WR_BYTE_ORDER :
bits : 11 - 11 (1 bit)
FWRITE_DUAL :
bits : 12 - 12 (1 bit)
FWRITE_QUAD :
bits : 13 - 13 (1 bit)
FWRITE_DIO :
bits : 14 - 14 (1 bit)
FWRITE_QIO :
bits : 15 - 15 (1 bit)
SIO :
bits : 16 - 16 (1 bit)
USR_HOLD_POL :
bits : 17 - 17 (1 bit)
USR_DOUT_HOLD :
bits : 18 - 18 (1 bit)
USR_DIN_HOLD :
bits : 19 - 19 (1 bit)
USR_DUMMY_HOLD :
bits : 20 - 20 (1 bit)
USR_ADDR_HOLD :
bits : 21 - 21 (1 bit)
USR_CMD_HOLD :
bits : 22 - 22 (1 bit)
USR_PREP_HOLD :
bits : 23 - 23 (1 bit)
USR_MISO_HIGHPART :
bits : 24 - 24 (1 bit)
USR_MOSI_HIGHPART :
bits : 25 - 25 (1 bit)
USR_DUMMY_IDLE :
bits : 26 - 26 (1 bit)
USR_MOSI :
bits : 27 - 27 (1 bit)
USR_MISO :
bits : 28 - 28 (1 bit)
USR_DUMMY :
bits : 29 - 29 (1 bit)
USR_ADDR :
bits : 30 - 30 (1 bit)
USR_COMMAND :
bits : 31 - 31 (1 bit)
SPI_USER1
address_offset : 0x20 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
USR_DUMMY_CYCLELEN :
bits : 0 - 7 (8 bit)
USR_ADDR_BITLEN :
bits : 26 - 31 (6 bit)
SPI_W0
address_offset : 0x20C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_USER2
address_offset : 0x24 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
USR_COMMAND_VALUE :
bits : 0 - 15 (16 bit)
USR_COMMAND_BITLEN :
bits : 28 - 31 (4 bit)
SPI_MOSI_DLEN
address_offset : 0x28 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
USR_MOSI_DBITLEN :
bits : 0 - 23 (24 bit)
SPI_W0
address_offset : 0x298 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_MISO_DLEN
address_offset : 0x2C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
USR_MISO_DBITLEN :
bits : 0 - 23 (24 bit)
SPI_SLV_WR_STATUS
address_offset : 0x30 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLV_WR_ST :
bits : 0 - 31 (32 bit)
SPI_W0
address_offset : 0x328 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_PIN
address_offset : 0x34 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CS0_DIS :
bits : 0 - 0 (1 bit)
CS1_DIS :
bits : 1 - 1 (1 bit)
CS2_DIS :
bits : 2 - 2 (1 bit)
CK_DIS :
bits : 5 - 5 (1 bit)
MASTER_CS_POL :
bits : 6 - 8 (3 bit)
MASTER_CK_SEL :
bits : 11 - 13 (3 bit)
CK_IDLE_EDGE :
bits : 29 - 29 (1 bit)
CS_KEEP_ACTIVE :
bits : 30 - 30 (1 bit)
SPI_SLAVE
address_offset : 0x38 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLV_RD_BUF_DONE :
bits : 0 - 0 (1 bit)
SLV_WR_BUF_DONE :
bits : 1 - 1 (1 bit)
SLV_RD_STA_DONE :
bits : 2 - 2 (1 bit)
SLV_WR_STA_DONE :
bits : 3 - 3 (1 bit)
TRANS_DONE :
bits : 4 - 4 (1 bit)
INT_EN :
bits : 5 - 9 (5 bit)
CS_I_MODE :
bits : 10 - 11 (2 bit)
SLV_LAST_COMMAND :
bits : 17 - 19 (3 bit)
SLV_LAST_STATE :
bits : 20 - 22 (3 bit)
TRANS_CNT :
bits : 23 - 26 (4 bit)
SLV_CMD_DEFINE :
bits : 27 - 27 (1 bit)
SLV_WR_RD_STA_EN :
bits : 28 - 28 (1 bit)
SLV_WR_RD_BUF_EN :
bits : 29 - 29 (1 bit)
SLAVE_MODE :
bits : 30 - 30 (1 bit)
SYNC_RESET :
bits : 31 - 31 (1 bit)
SPI_W0
address_offset : 0x3BC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_SLAVE1
address_offset : 0x3C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLV_RDBUF_DUMMY_EN :
bits : 0 - 0 (1 bit)
SLV_WRBUF_DUMMY_EN :
bits : 1 - 1 (1 bit)
SLV_RDSTA_DUMMY_EN :
bits : 2 - 2 (1 bit)
SLV_WRSTA_DUMMY_EN :
bits : 3 - 3 (1 bit)
SLV_WR_ADDR_BITLEN :
bits : 4 - 9 (6 bit)
SLV_RD_ADDR_BITLEN :
bits : 10 - 15 (6 bit)
SLV_STATUS_READBACK :
bits : 25 - 25 (1 bit)
SLV_STATUS_FAST_EN :
bits : 26 - 26 (1 bit)
SLV_STATUS_BITLEN :
bits : 27 - 31 (5 bit)
SPI_DATE
address_offset : 0x3FC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DATE :
bits : 0 - 27 (28 bit)
SPI_SLAVE2
address_offset : 0x40 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLV_RDSTA_DUMMY_CYCLELEN :
bits : 0 - 7 (8 bit)
SLV_WRSTA_DUMMY_CYCLELEN :
bits : 8 - 15 (8 bit)
SLV_RDBUF_DUMMY_CYCLELEN :
bits : 16 - 23 (8 bit)
SLV_WRBUF_DUMMY_CYCLELEN :
bits : 24 - 31 (8 bit)
SPI_SLAVE3
address_offset : 0x44 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLV_RDBUF_CMD_VALUE :
bits : 0 - 7 (8 bit)
SLV_WRBUF_CMD_VALUE :
bits : 8 - 15 (8 bit)
SLV_RDSTA_CMD_VALUE :
bits : 16 - 23 (8 bit)
SLV_WRSTA_CMD_VALUE :
bits : 24 - 31 (8 bit)
SPI_W0
address_offset : 0x454 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_SLV_WRBUF_DLEN
address_offset : 0x48 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLV_WRBUF_DBITLEN :
bits : 0 - 23 (24 bit)
SPI_SLV_RDBUF_DLEN
address_offset : 0x4C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLV_RDBUF_DBITLEN :
bits : 0 - 23 (24 bit)
SPI_W0
address_offset : 0x4F0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_CACHE_FCTRL
address_offset : 0x50 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CACHE_REQ_EN :
bits : 0 - 0 (1 bit)
CACHE_USR_CMD_4BYTE :
bits : 1 - 1 (1 bit)
CACHE_FLASH_USR_CMD :
bits : 2 - 2 (1 bit)
CACHE_FLASH_PES_EN :
bits : 3 - 3 (1 bit)
SPI_CACHE_SCTRL
address_offset : 0x54 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
USR_SRAM_DIO :
bits : 1 - 1 (1 bit)
USR_SRAM_QIO :
bits : 2 - 2 (1 bit)
USR_WR_SRAM_DUMMY :
bits : 3 - 3 (1 bit)
USR_RD_SRAM_DUMMY :
bits : 4 - 4 (1 bit)
CACHE_SRAM_USR_RCMD :
bits : 5 - 5 (1 bit)
SRAM_BYTES_LEN :
bits : 6 - 13 (8 bit)
SRAM_DUMMY_CYCLELEN :
bits : 14 - 21 (8 bit)
SRAM_ADDR_BITLEN :
bits : 22 - 27 (6 bit)
CACHE_SRAM_USR_WCMD :
bits : 28 - 28 (1 bit)
SPI_SRAM_CMD
address_offset : 0x58 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SRAM_DIO :
bits : 0 - 0 (1 bit)
SRAM_QIO :
bits : 1 - 1 (1 bit)
SRAM_RSTIO :
bits : 4 - 4 (1 bit)
SPI_W0
address_offset : 0x590 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_SRAM_DRD_CMD
address_offset : 0x5C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CACHE_SRAM_USR_RD_CMD_VALUE :
bits : 0 - 15 (16 bit)
CACHE_SRAM_USR_RD_CMD_BITLEN :
bits : 28 - 31 (4 bit)
SPI_SRAM_DWR_CMD
address_offset : 0x60 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CACHE_SRAM_USR_WR_CMD_VALUE :
bits : 0 - 15 (16 bit)
CACHE_SRAM_USR_WR_CMD_BITLEN :
bits : 28 - 31 (4 bit)
SPI_W0
address_offset : 0x634 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_SLV_RD_BIT
address_offset : 0x64 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLV_RDATA_BIT :
bits : 0 - 23 (24 bit)
SPI_W0
address_offset : 0x6DC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_W0
address_offset : 0x788 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_CTRL
address_offset : 0x8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FCS_CRC_EN :
bits : 10 - 10 (1 bit)
TX_CRC_EN :
bits : 11 - 11 (1 bit)
WAIT_FLASH_IDLE_EN :
bits : 12 - 12 (1 bit)
FASTRD_MODE :
bits : 13 - 13 (1 bit)
FREAD_DUAL :
bits : 14 - 14 (1 bit)
RESANDRES :
bits : 15 - 15 (1 bit)
FREAD_QUAD :
bits : 20 - 20 (1 bit)
WP_REG :
bits : 21 - 21 (1 bit)
WRSR_2B :
bits : 22 - 22 (1 bit)
FREAD_DIO :
bits : 23 - 23 (1 bit)
FREAD_QIO :
bits : 24 - 24 (1 bit)
RD_BIT_ORDER :
bits : 25 - 25 (1 bit)
WR_BIT_ORDER :
bits : 26 - 26 (1 bit)
SPI_W0
address_offset : 0x838 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_W0
address_offset : 0x8EC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_W0
address_offset : 0x9A4 Bytes (0x0)
size : 32 bit
access : read-write
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reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_W0
address_offset : 0xA60 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
BUF :
bits : 0 - 31 (32 bit)
SPI_CTRL1
address_offset : 0xC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CS_HOLD_DELAY_RES :
bits : 16 - 27 (12 bit)
CS_HOLD_DELAY :
bits : 28 - 31 (4 bit)
SPI_TX_CRC
address_offset : 0xC0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TX_CRC_DATA :
bits : 0 - 31 (32 bit)
SPI_EXT0
address_offset : 0xF0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
T_PP_TIME :
bits : 0 - 11 (12 bit)
T_PP_SHIFT :
bits : 16 - 19 (4 bit)
T_PP_ENA :
bits : 31 - 31 (1 bit)
SPI_EXT1
address_offset : 0xF4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
T_ERASE_TIME :
bits : 0 - 11 (12 bit)
T_ERASE_SHIFT :
bits : 16 - 19 (4 bit)
T_ERASE_ENA :
bits : 31 - 31 (1 bit)
SPI_EXT2
address_offset : 0xF8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
ST :
bits : 0 - 2 (3 bit)
SPI_EXT3
address_offset : 0xFC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
INT_HOLD_ENA :
bits : 0 - 1 (2 bit)
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