Embeetle, an IDE designed from scratch for embedded software developers.address_offset : 0x0 Bytes (0x0)
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SLC1_RX_START_INT_ENA :
bits : 8 - 8 (1 bit)
SLC1_TX_START_INT_ENA :
bits : 9 - 9 (1 bit)
SLC1_RX_UDF_INT_ENA :
bits : 10 - 10 (1 bit)
SLC1_TX_OVF_INT_ENA :
bits : 11 - 11 (1 bit)
SLC1_TOKEN0_1TO0_INT_ENA :
bits : 12 - 12 (1 bit)
SLC1_TOKEN1_1TO0_INT_ENA :
bits : 13 - 13 (1 bit)
SLC1_TX_DONE_INT_ENA :
bits : 14 - 14 (1 bit)
SLC1_TX_SUC_EOF_INT_ENA :
bits : 15 - 15 (1 bit)
SLC1_RX_DONE_INT_ENA :
bits : 16 - 16 (1 bit)
SLC1_RX_EOF_INT_ENA :
bits : 17 - 17 (1 bit)
SLC1_TOHOST_INT_ENA :
bits : 18 - 18 (1 bit)
SLC1_TX_DSCR_ERR_INT_ENA :
bits : 19 - 19 (1 bit)
SLC1_RX_DSCR_ERR_INT_ENA :
bits : 20 - 20 (1 bit)
SLC1_TX_DSCR_EMPTY_INT_ENA :
bits : 21 - 21 (1 bit)
SLC1_HOST_RD_ACK_INT_ENA :
bits : 22 - 22 (1 bit)
SLC1_WR_RETRY_DONE_INT_ENA :
bits : 23 - 23 (1 bit)
SLC1_TX_ERR_EOF_INT_ENA :
bits : 24 - 24 (1 bit)
SLC_DATE
address_offset : 0x1F8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DATE :
bits : 0 - 31 (32 bit)
SLC_ID
address_offset : 0x1FC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
ID :
bits : 0 - 31 (32 bit)
SLC_1INT_CLR
address_offset : 0x20 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FRHOST_BIT8_INT_CLR :
bits : 0 - 0 (1 bit)
FRHOST_BIT9_INT_CLR :
bits : 1 - 1 (1 bit)
FRHOST_BIT10_INT_CLR :
bits : 2 - 2 (1 bit)
FRHOST_BIT11_INT_CLR :
bits : 3 - 3 (1 bit)
FRHOST_BIT12_INT_CLR :
bits : 4 - 4 (1 bit)
FRHOST_BIT13_INT_CLR :
bits : 5 - 5 (1 bit)
FRHOST_BIT14_INT_CLR :
bits : 6 - 6 (1 bit)
FRHOST_BIT15_INT_CLR :
bits : 7 - 7 (1 bit)
SLC1_RX_START_INT_CLR :
bits : 8 - 8 (1 bit)
SLC1_TX_START_INT_CLR :
bits : 9 - 9 (1 bit)
SLC1_RX_UDF_INT_CLR :
bits : 10 - 10 (1 bit)
SLC1_TX_OVF_INT_CLR :
bits : 11 - 11 (1 bit)
SLC1_TOKEN0_1TO0_INT_CLR :
bits : 12 - 12 (1 bit)
SLC1_TOKEN1_1TO0_INT_CLR :
bits : 13 - 13 (1 bit)
SLC1_TX_DONE_INT_CLR :
bits : 14 - 14 (1 bit)
SLC1_TX_SUC_EOF_INT_CLR :
bits : 15 - 15 (1 bit)
SLC1_RX_DONE_INT_CLR :
bits : 16 - 16 (1 bit)
SLC1_RX_EOF_INT_CLR :
bits : 17 - 17 (1 bit)
SLC1_TOHOST_INT_CLR :
bits : 18 - 18 (1 bit)
SLC1_TX_DSCR_ERR_INT_CLR :
bits : 19 - 19 (1 bit)
SLC1_RX_DSCR_ERR_INT_CLR :
bits : 20 - 20 (1 bit)
SLC1_TX_DSCR_EMPTY_INT_CLR :
bits : 21 - 21 (1 bit)
SLC1_HOST_RD_ACK_INT_CLR :
bits : 22 - 22 (1 bit)
SLC1_WR_RETRY_DONE_INT_CLR :
bits : 23 - 23 (1 bit)
SLC1_TX_ERR_EOF_INT_CLR :
bits : 24 - 24 (1 bit)
SLC_RX_STATUS
address_offset : 0x24 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_RX_FULL :
bits : 0 - 0 (1 bit)
SLC0_RX_EMPTY :
bits : 1 - 1 (1 bit)
SLC1_RX_FULL :
bits : 16 - 16 (1 bit)
SLC1_RX_EMPTY :
bits : 17 - 17 (1 bit)
SLC_0RXFIFO_PUSH
address_offset : 0x28 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_RXFIFO_WDATA :
bits : 0 - 8 (9 bit)
SLC0_RXFIFO_PUSH :
bits : 16 - 16 (1 bit)
SLC_1RXFIFO_PUSH
address_offset : 0x2C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_RXFIFO_WDATA :
bits : 0 - 8 (9 bit)
SLC1_RXFIFO_PUSH :
bits : 16 - 16 (1 bit)
SLC_TX_STATUS
address_offset : 0x30 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TX_FULL :
bits : 0 - 0 (1 bit)
SLC0_TX_EMPTY :
bits : 1 - 1 (1 bit)
SLC1_TX_FULL :
bits : 16 - 16 (1 bit)
SLC1_TX_EMPTY :
bits : 17 - 17 (1 bit)
SLC_0TXFIFO_POP
address_offset : 0x34 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TXFIFO_RDATA :
bits : 0 - 10 (11 bit)
SLC0_TXFIFO_POP :
bits : 16 - 16 (1 bit)
SLC_1TXFIFO_POP
address_offset : 0x38 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TXFIFO_RDATA :
bits : 0 - 10 (11 bit)
SLC1_TXFIFO_POP :
bits : 16 - 16 (1 bit)
SLC_0RX_LINK
address_offset : 0x3C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_RXLINK_ADDR :
bits : 0 - 19 (20 bit)
SLC0_RXLINK_STOP :
bits : 28 - 28 (1 bit)
SLC0_RXLINK_START :
bits : 29 - 29 (1 bit)
SLC0_RXLINK_RESTART :
bits : 30 - 30 (1 bit)
SLC0_RXLINK_PARK :
bits : 31 - 31 (1 bit)
SLC_0INT_RAW
address_offset : 0x4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FRHOST_BIT0_INT_RAW :
bits : 0 - 0 (1 bit)
FRHOST_BIT1_INT_RAW :
bits : 1 - 1 (1 bit)
FRHOST_BIT2_INT_RAW :
bits : 2 - 2 (1 bit)
FRHOST_BIT3_INT_RAW :
bits : 3 - 3 (1 bit)
FRHOST_BIT4_INT_RAW :
bits : 4 - 4 (1 bit)
FRHOST_BIT5_INT_RAW :
bits : 5 - 5 (1 bit)
FRHOST_BIT6_INT_RAW :
bits : 6 - 6 (1 bit)
FRHOST_BIT7_INT_RAW :
bits : 7 - 7 (1 bit)
SLC0_RX_START_INT_RAW :
bits : 8 - 8 (1 bit)
SLC0_TX_START_INT_RAW :
bits : 9 - 9 (1 bit)
SLC0_RX_UDF_INT_RAW :
bits : 10 - 10 (1 bit)
SLC0_TX_OVF_INT_RAW :
bits : 11 - 11 (1 bit)
SLC0_TOKEN0_1TO0_INT_RAW :
bits : 12 - 12 (1 bit)
SLC0_TOKEN1_1TO0_INT_RAW :
bits : 13 - 13 (1 bit)
SLC0_TX_DONE_INT_RAW :
bits : 14 - 14 (1 bit)
SLC0_TX_SUC_EOF_INT_RAW :
bits : 15 - 15 (1 bit)
SLC0_RX_DONE_INT_RAW :
bits : 16 - 16 (1 bit)
SLC0_RX_EOF_INT_RAW :
bits : 17 - 17 (1 bit)
SLC0_TOHOST_INT_RAW :
bits : 18 - 18 (1 bit)
SLC0_TX_DSCR_ERR_INT_RAW :
bits : 19 - 19 (1 bit)
SLC0_RX_DSCR_ERR_INT_RAW :
bits : 20 - 20 (1 bit)
SLC0_TX_DSCR_EMPTY_INT_RAW :
bits : 21 - 21 (1 bit)
SLC0_HOST_RD_ACK_INT_RAW :
bits : 22 - 22 (1 bit)
SLC0_WR_RETRY_DONE_INT_RAW :
bits : 23 - 23 (1 bit)
SLC0_TX_ERR_EOF_INT_RAW :
bits : 24 - 24 (1 bit)
CMD_DTC_INT_RAW :
bits : 25 - 25 (1 bit)
SLC0_RX_QUICK_EOF_INT_RAW :
bits : 26 - 26 (1 bit)
SLC_0TX_LINK
address_offset : 0x40 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TXLINK_ADDR :
bits : 0 - 19 (20 bit)
SLC0_TXLINK_STOP :
bits : 28 - 28 (1 bit)
SLC0_TXLINK_START :
bits : 29 - 29 (1 bit)
SLC0_TXLINK_RESTART :
bits : 30 - 30 (1 bit)
SLC0_TXLINK_PARK :
bits : 31 - 31 (1 bit)
SLC_1RX_LINK
address_offset : 0x44 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_RXLINK_ADDR :
bits : 0 - 19 (20 bit)
SLC1_BT_PACKET :
bits : 20 - 20 (1 bit)
SLC1_RXLINK_STOP :
bits : 28 - 28 (1 bit)
SLC1_RXLINK_START :
bits : 29 - 29 (1 bit)
SLC1_RXLINK_RESTART :
bits : 30 - 30 (1 bit)
SLC1_RXLINK_PARK :
bits : 31 - 31 (1 bit)
SLC_1TX_LINK
address_offset : 0x48 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TXLINK_ADDR :
bits : 0 - 19 (20 bit)
SLC1_TXLINK_STOP :
bits : 28 - 28 (1 bit)
SLC1_TXLINK_START :
bits : 29 - 29 (1 bit)
SLC1_TXLINK_RESTART :
bits : 30 - 30 (1 bit)
SLC1_TXLINK_PARK :
bits : 31 - 31 (1 bit)
SLC_INTVEC_TOHOST
address_offset : 0x4C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TOHOST_INTVEC :
bits : 0 - 7 (8 bit)
SLC1_TOHOST_INTVEC :
bits : 16 - 23 (8 bit)
SLC_0TOKEN0
address_offset : 0x50 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TOKEN0_WDATA :
bits : 0 - 11 (12 bit)
SLC0_TOKEN0_WR :
bits : 12 - 12 (1 bit)
SLC0_TOKEN0_INC :
bits : 13 - 13 (1 bit)
SLC0_TOKEN0_INC_MORE :
bits : 14 - 14 (1 bit)
SLC0_TOKEN0 :
bits : 16 - 27 (12 bit)
SLC_0TOKEN1
address_offset : 0x54 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TOKEN1_WDATA :
bits : 0 - 11 (12 bit)
SLC0_TOKEN1_WR :
bits : 12 - 12 (1 bit)
SLC0_TOKEN1_INC :
bits : 13 - 13 (1 bit)
SLC0_TOKEN1_INC_MORE :
bits : 14 - 14 (1 bit)
SLC0_TOKEN1 :
bits : 16 - 27 (12 bit)
SLC_1TOKEN0
address_offset : 0x58 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TOKEN0_WDATA :
bits : 0 - 11 (12 bit)
SLC1_TOKEN0_WR :
bits : 12 - 12 (1 bit)
SLC1_TOKEN0_INC :
bits : 13 - 13 (1 bit)
SLC1_TOKEN0_INC_MORE :
bits : 14 - 14 (1 bit)
SLC1_TOKEN0 :
bits : 16 - 27 (12 bit)
SLC_1TOKEN1
address_offset : 0x5C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TOKEN1_WDATA :
bits : 0 - 11 (12 bit)
SLC1_TOKEN1_WR :
bits : 12 - 12 (1 bit)
SLC1_TOKEN1_INC :
bits : 13 - 13 (1 bit)
SLC1_TOKEN1_INC_MORE :
bits : 14 - 14 (1 bit)
SLC1_TOKEN1 :
bits : 16 - 27 (12 bit)
SLC_CONF1
address_offset : 0x60 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_CHECK_OWNER :
bits : 0 - 0 (1 bit)
SLC0_TX_CHECK_SUM_EN :
bits : 1 - 1 (1 bit)
SLC0_RX_CHECK_SUM_EN :
bits : 2 - 2 (1 bit)
CMD_HOLD_EN :
bits : 3 - 3 (1 bit)
SLC0_LEN_AUTO_CLR :
bits : 4 - 4 (1 bit)
SLC0_TX_STITCH_EN :
bits : 5 - 5 (1 bit)
SLC0_RX_STITCH_EN :
bits : 6 - 6 (1 bit)
SLC1_CHECK_OWNER :
bits : 16 - 16 (1 bit)
SLC1_TX_CHECK_SUM_EN :
bits : 17 - 17 (1 bit)
SLC1_RX_CHECK_SUM_EN :
bits : 18 - 18 (1 bit)
HOST_INT_LEVEL_SEL :
bits : 19 - 19 (1 bit)
SLC1_TX_STITCH_EN :
bits : 20 - 20 (1 bit)
SLC1_RX_STITCH_EN :
bits : 21 - 21 (1 bit)
CLK_EN :
bits : 22 - 22 (1 bit)
SLC_0_STATE0
address_offset : 0x64 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_STATE0 :
bits : 0 - 31 (32 bit)
SLC_0_STATE1
address_offset : 0x68 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_STATE1 :
bits : 0 - 31 (32 bit)
SLC_1_STATE0
address_offset : 0x6C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_STATE0 :
bits : 0 - 31 (32 bit)
SLC_1_STATE1
address_offset : 0x70 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_STATE1 :
bits : 0 - 31 (32 bit)
SLC_BRIDGE_CONF
address_offset : 0x74 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TXEOF_ENA :
bits : 0 - 5 (6 bit)
FIFO_MAP_ENA :
bits : 8 - 11 (4 bit)
SLC0_TX_DUMMY_MODE :
bits : 12 - 12 (1 bit)
HDA_MAP_128K :
bits : 13 - 13 (1 bit)
SLC1_TX_DUMMY_MODE :
bits : 14 - 14 (1 bit)
TX_PUSH_IDLE_NUM :
bits : 16 - 31 (16 bit)
SLC_0_TO_EOF_DES_ADDR
address_offset : 0x78 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TO_EOF_DES_ADDR :
bits : 0 - 31 (32 bit)
SLC_0_TX_EOF_DES_ADDR
address_offset : 0x7C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TX_SUC_EOF_DES_ADDR :
bits : 0 - 31 (32 bit)
SLC_0INT_ST
address_offset : 0x8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FRHOST_BIT0_INT_ST :
bits : 0 - 0 (1 bit)
FRHOST_BIT1_INT_ST :
bits : 1 - 1 (1 bit)
FRHOST_BIT2_INT_ST :
bits : 2 - 2 (1 bit)
FRHOST_BIT3_INT_ST :
bits : 3 - 3 (1 bit)
FRHOST_BIT4_INT_ST :
bits : 4 - 4 (1 bit)
FRHOST_BIT5_INT_ST :
bits : 5 - 5 (1 bit)
FRHOST_BIT6_INT_ST :
bits : 6 - 6 (1 bit)
FRHOST_BIT7_INT_ST :
bits : 7 - 7 (1 bit)
SLC0_RX_START_INT_ST :
bits : 8 - 8 (1 bit)
SLC0_TX_START_INT_ST :
bits : 9 - 9 (1 bit)
SLC0_RX_UDF_INT_ST :
bits : 10 - 10 (1 bit)
SLC0_TX_OVF_INT_ST :
bits : 11 - 11 (1 bit)
SLC0_TOKEN0_1TO0_INT_ST :
bits : 12 - 12 (1 bit)
SLC0_TOKEN1_1TO0_INT_ST :
bits : 13 - 13 (1 bit)
SLC0_TX_DONE_INT_ST :
bits : 14 - 14 (1 bit)
SLC0_TX_SUC_EOF_INT_ST :
bits : 15 - 15 (1 bit)
SLC0_RX_DONE_INT_ST :
bits : 16 - 16 (1 bit)
SLC0_RX_EOF_INT_ST :
bits : 17 - 17 (1 bit)
SLC0_TOHOST_INT_ST :
bits : 18 - 18 (1 bit)
SLC0_TX_DSCR_ERR_INT_ST :
bits : 19 - 19 (1 bit)
SLC0_RX_DSCR_ERR_INT_ST :
bits : 20 - 20 (1 bit)
SLC0_TX_DSCR_EMPTY_INT_ST :
bits : 21 - 21 (1 bit)
SLC0_HOST_RD_ACK_INT_ST :
bits : 22 - 22 (1 bit)
SLC0_WR_RETRY_DONE_INT_ST :
bits : 23 - 23 (1 bit)
SLC0_TX_ERR_EOF_INT_ST :
bits : 24 - 24 (1 bit)
CMD_DTC_INT_ST :
bits : 25 - 25 (1 bit)
SLC0_RX_QUICK_EOF_INT_ST :
bits : 26 - 26 (1 bit)
SLC_0_TO_EOF_BFR_DES_ADDR
address_offset : 0x80 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TO_EOF_BFR_DES_ADDR :
bits : 0 - 31 (32 bit)
SLC_1_TO_EOF_DES_ADDR
address_offset : 0x84 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TO_EOF_DES_ADDR :
bits : 0 - 31 (32 bit)
SLC_1_TX_EOF_DES_ADDR
address_offset : 0x88 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TX_SUC_EOF_DES_ADDR :
bits : 0 - 31 (32 bit)
SLC_1_TO_EOF_BFR_DES_ADDR
address_offset : 0x8C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TO_EOF_BFR_DES_ADDR :
bits : 0 - 31 (32 bit)
SLC_AHB_TEST
address_offset : 0x90 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
AHB_TESTMODE :
bits : 0 - 2 (3 bit)
AHB_TESTADDR :
bits : 4 - 5 (2 bit)
SLC_SDIO_ST
address_offset : 0x94 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CMD_ST :
bits : 0 - 2 (3 bit)
FUNC_ST :
bits : 4 - 7 (4 bit)
SDIO_WAKEUP :
bits : 8 - 8 (1 bit)
BUS_ST :
bits : 12 - 14 (3 bit)
FUNC1_ACC_STATE :
bits : 16 - 20 (5 bit)
FUNC2_ACC_STATE :
bits : 24 - 28 (5 bit)
SLC_RX_DSCR_CONF
address_offset : 0x98 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TOKEN_NO_REPLACE :
bits : 0 - 0 (1 bit)
SLC0_INFOR_NO_REPLACE :
bits : 1 - 1 (1 bit)
SLC0_RX_FILL_MODE :
bits : 2 - 2 (1 bit)
SLC0_RX_EOF_MODE :
bits : 3 - 3 (1 bit)
SLC0_RX_FILL_EN :
bits : 4 - 4 (1 bit)
SLC0_RD_RETRY_THRESHOLD :
bits : 5 - 15 (11 bit)
SLC1_TOKEN_NO_REPLACE :
bits : 16 - 16 (1 bit)
SLC1_INFOR_NO_REPLACE :
bits : 17 - 17 (1 bit)
SLC1_RX_FILL_MODE :
bits : 18 - 18 (1 bit)
SLC1_RX_EOF_MODE :
bits : 19 - 19 (1 bit)
SLC1_RX_FILL_EN :
bits : 20 - 20 (1 bit)
SLC1_RD_RETRY_THRESHOLD :
bits : 21 - 31 (11 bit)
SLC_0_TXLINK_DSCR
address_offset : 0x9C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TXLINK_DSCR :
bits : 0 - 31 (32 bit)
SLC_0_TXLINK_DSCR_BF0
address_offset : 0xA0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TXLINK_DSCR_BF0 :
bits : 0 - 31 (32 bit)
SLC_0_TXLINK_DSCR_BF1
address_offset : 0xA4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TXLINK_DSCR_BF1 :
bits : 0 - 31 (32 bit)
SLC_0_RXLINK_DSCR
address_offset : 0xA8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_RXLINK_DSCR :
bits : 0 - 31 (32 bit)
SLC_0_RXLINK_DSCR_BF0
address_offset : 0xAC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_RXLINK_DSCR_BF0 :
bits : 0 - 31 (32 bit)
SLC_0_RXLINK_DSCR_BF1
address_offset : 0xB0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_RXLINK_DSCR_BF1 :
bits : 0 - 31 (32 bit)
SLC_1_TXLINK_DSCR
address_offset : 0xB4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TXLINK_DSCR :
bits : 0 - 31 (32 bit)
SLC_1_TXLINK_DSCR_BF0
address_offset : 0xB8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TXLINK_DSCR_BF0 :
bits : 0 - 31 (32 bit)
SLC_1_TXLINK_DSCR_BF1
address_offset : 0xBC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TXLINK_DSCR_BF1 :
bits : 0 - 31 (32 bit)
SLC_0INT_ENA
address_offset : 0xC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FRHOST_BIT0_INT_ENA :
bits : 0 - 0 (1 bit)
FRHOST_BIT1_INT_ENA :
bits : 1 - 1 (1 bit)
FRHOST_BIT2_INT_ENA :
bits : 2 - 2 (1 bit)
FRHOST_BIT3_INT_ENA :
bits : 3 - 3 (1 bit)
FRHOST_BIT4_INT_ENA :
bits : 4 - 4 (1 bit)
FRHOST_BIT5_INT_ENA :
bits : 5 - 5 (1 bit)
FRHOST_BIT6_INT_ENA :
bits : 6 - 6 (1 bit)
FRHOST_BIT7_INT_ENA :
bits : 7 - 7 (1 bit)
SLC0_RX_START_INT_ENA :
bits : 8 - 8 (1 bit)
SLC0_TX_START_INT_ENA :
bits : 9 - 9 (1 bit)
SLC0_RX_UDF_INT_ENA :
bits : 10 - 10 (1 bit)
SLC0_TX_OVF_INT_ENA :
bits : 11 - 11 (1 bit)
SLC0_TOKEN0_1TO0_INT_ENA :
bits : 12 - 12 (1 bit)
SLC0_TOKEN1_1TO0_INT_ENA :
bits : 13 - 13 (1 bit)
SLC0_TX_DONE_INT_ENA :
bits : 14 - 14 (1 bit)
SLC0_TX_SUC_EOF_INT_ENA :
bits : 15 - 15 (1 bit)
SLC0_RX_DONE_INT_ENA :
bits : 16 - 16 (1 bit)
SLC0_RX_EOF_INT_ENA :
bits : 17 - 17 (1 bit)
SLC0_TOHOST_INT_ENA :
bits : 18 - 18 (1 bit)
SLC0_TX_DSCR_ERR_INT_ENA :
bits : 19 - 19 (1 bit)
SLC0_RX_DSCR_ERR_INT_ENA :
bits : 20 - 20 (1 bit)
SLC0_TX_DSCR_EMPTY_INT_ENA :
bits : 21 - 21 (1 bit)
SLC0_HOST_RD_ACK_INT_ENA :
bits : 22 - 22 (1 bit)
SLC0_WR_RETRY_DONE_INT_ENA :
bits : 23 - 23 (1 bit)
SLC0_TX_ERR_EOF_INT_ENA :
bits : 24 - 24 (1 bit)
CMD_DTC_INT_ENA :
bits : 25 - 25 (1 bit)
SLC0_RX_QUICK_EOF_INT_ENA :
bits : 26 - 26 (1 bit)
SLC_1_RXLINK_DSCR
address_offset : 0xC0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_RXLINK_DSCR :
bits : 0 - 31 (32 bit)
SLC_1_RXLINK_DSCR_BF0
address_offset : 0xC4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_RXLINK_DSCR_BF0 :
bits : 0 - 31 (32 bit)
SLC_1_RXLINK_DSCR_BF1
address_offset : 0xC8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_RXLINK_DSCR_BF1 :
bits : 0 - 31 (32 bit)
SLC_0_TX_ERREOF_DES_ADDR
address_offset : 0xCC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TX_ERR_EOF_DES_ADDR :
bits : 0 - 31 (32 bit)
SLC_1_TX_ERREOF_DES_ADDR
address_offset : 0xD0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC1_TX_ERR_EOF_DES_ADDR :
bits : 0 - 31 (32 bit)
SLC_TOKEN_LAT
address_offset : 0xD4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TOKEN :
bits : 0 - 11 (12 bit)
SLC1_TOKEN :
bits : 16 - 27 (12 bit)
SLC_TX_DSCR_CONF
address_offset : 0xD8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
WR_RETRY_THRESHOLD :
bits : 0 - 10 (11 bit)
SLC_CMD_INFOR0
address_offset : 0xDC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CMD_CONTENT0 :
bits : 0 - 31 (32 bit)
SLC_CMD_INFOR1
address_offset : 0xE0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CMD_CONTENT1 :
bits : 0 - 31 (32 bit)
SLC_0_LEN_CONF
address_offset : 0xE4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_LEN_WDATA :
bits : 0 - 19 (20 bit)
SLC0_LEN_WR :
bits : 20 - 20 (1 bit)
SLC0_LEN_INC :
bits : 21 - 21 (1 bit)
SLC0_LEN_INC_MORE :
bits : 22 - 22 (1 bit)
SLC0_RX_PACKET_LOAD_EN :
bits : 23 - 23 (1 bit)
SLC0_TX_PACKET_LOAD_EN :
bits : 24 - 24 (1 bit)
SLC0_RX_GET_USED_DSCR :
bits : 25 - 25 (1 bit)
SLC0_TX_GET_USED_DSCR :
bits : 26 - 26 (1 bit)
SLC0_RX_NEW_PKT_IND :
bits : 27 - 27 (1 bit)
SLC0_TX_NEW_PKT_IND :
bits : 28 - 28 (1 bit)
SLC_0_LENGTH
address_offset : 0xE8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_LEN :
bits : 0 - 19 (20 bit)
SLC_0_TXPKT_H_DSCR
address_offset : 0xEC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TX_PKT_H_DSCR_ADDR :
bits : 0 - 31 (32 bit)
SLC_0_TXPKT_E_DSCR
address_offset : 0xF0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TX_PKT_E_DSCR_ADDR :
bits : 0 - 31 (32 bit)
SLC_0_RXPKT_H_DSCR
address_offset : 0xF4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_RX_PKT_H_DSCR_ADDR :
bits : 0 - 31 (32 bit)
SLC_0_RXPKT_E_DSCR
address_offset : 0xF8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_RX_PKT_E_DSCR_ADDR :
bits : 0 - 31 (32 bit)
SLC_0_TXPKTU_H_DSCR
address_offset : 0xFC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
SLC0_TX_PKT_START_DSCR_ADDR :
bits : 0 - 31 (32 bit)
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