\n
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CAP0_INT_ENA :
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MCPWM_GEN0_A
address_offset : 0x50 Bytes (0x0)
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bits : 12 - 13 (2 bit)
GEN0_A_DTEP :
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GEN0_A_DTEA :
bits : 16 - 17 (2 bit)
GEN0_A_DTEB :
bits : 18 - 19 (2 bit)
GEN0_A_DT0 :
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GEN0_A_DT1 :
bits : 22 - 23 (2 bit)
MCPWM_GEN0_B
address_offset : 0x54 Bytes (0x0)
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bits : 16 - 17 (2 bit)
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bits : 18 - 19 (2 bit)
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bits : 11 - 11 (1 bit)
DT0_FED_INSEL :
bits : 12 - 12 (1 bit)
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bits : 13 - 13 (1 bit)
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bits : 14 - 14 (1 bit)
DT0_A_OUTBYPASS :
bits : 15 - 15 (1 bit)
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MCPWM_CARRIER0_CFG
address_offset : 0x64 Bytes (0x0)
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CARRIER0_EN :
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CARRIER0_OSHWTH :
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bits : 12 - 12 (1 bit)
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bits : 13 - 13 (1 bit)
MCPWM_FH0_CFG0
address_offset : 0x68 Bytes (0x0)
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FH0_F2_OST :
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bits : 7 - 7 (1 bit)
FH0_A_CBC_D :
bits : 8 - 9 (2 bit)
FH0_A_CBC_U :
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FH0_A_OST_D :
bits : 12 - 13 (2 bit)
FH0_A_OST_U :
bits : 14 - 15 (2 bit)
FH0_B_CBC_D :
bits : 16 - 17 (2 bit)
FH0_B_CBC_U :
bits : 18 - 19 (2 bit)
FH0_B_OST_D :
bits : 20 - 21 (2 bit)
FH0_B_OST_U :
bits : 22 - 23 (2 bit)
MCPWM_FH0_CFG1
address_offset : 0x6C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FH0_CLR_OST :
bits : 0 - 0 (1 bit)
FH0_CBCPULSE :
bits : 1 - 2 (2 bit)
FH0_FORCE_CBC :
bits : 3 - 3 (1 bit)
FH0_FORCE_OST :
bits : 4 - 4 (1 bit)
MCPWM_FH0_STATUS
address_offset : 0x70 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FH0_CBC_ON :
bits : 0 - 0 (1 bit)
FH0_OST_ON :
bits : 1 - 1 (1 bit)
MCPWM_GEN1_STMP_CFG
address_offset : 0x74 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN1_A_UPMETHOD :
bits : 0 - 3 (4 bit)
GEN1_B_UPMETHOD :
bits : 4 - 7 (4 bit)
GEN1_A_SHDW_FULL :
bits : 8 - 8 (1 bit)
GEN1_B_SHDW_FULL :
bits : 9 - 9 (1 bit)
MCPWM_GEN1_TSTMP_A
address_offset : 0x78 Bytes (0x0)
size : 32 bit
access : read-write
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reset_Mask : 0x0
GEN1_A :
bits : 0 - 15 (16 bit)
MCPWM_GEN1_TSTMP_B
address_offset : 0x7C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN1_B :
bits : 0 - 15 (16 bit)
MCPWM_TIMER0_CFG1
address_offset : 0x8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
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TIMER0_START :
bits : 0 - 2 (3 bit)
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bits : 3 - 4 (2 bit)
MCPWM_GEN1_CFG0
address_offset : 0x80 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN1_CFG_UPMETHOD :
bits : 0 - 3 (4 bit)
GEN1_T0_SEL :
bits : 4 - 6 (3 bit)
GEN1_T1_SEL :
bits : 7 - 9 (3 bit)
MCPWM_GEN1_FORCE
address_offset : 0x84 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN1_CNTUFORCE_UPMETHOD :
bits : 0 - 5 (6 bit)
GEN1_A_CNTUFORCE_MODE :
bits : 6 - 7 (2 bit)
GEN1_B_CNTUFORCE_MODE :
bits : 8 - 9 (2 bit)
GEN1_A_NCIFORCE :
bits : 10 - 10 (1 bit)
GEN1_A_NCIFORCE_MODE :
bits : 11 - 12 (2 bit)
GEN1_B_NCIFORCE :
bits : 13 - 13 (1 bit)
GEN1_B_NCIFORCE_MODE :
bits : 14 - 15 (2 bit)
MCPWM_GEN1_A
address_offset : 0x88 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN1_A_UTEZ :
bits : 0 - 1 (2 bit)
GEN1_A_UTEP :
bits : 2 - 3 (2 bit)
GEN1_A_UTEA :
bits : 4 - 5 (2 bit)
GEN1_A_UTEB :
bits : 6 - 7 (2 bit)
GEN1_A_UT0 :
bits : 8 - 9 (2 bit)
GEN1_A_UT1 :
bits : 10 - 11 (2 bit)
GEN1_A_DTEZ :
bits : 12 - 13 (2 bit)
GEN1_A_DTEP :
bits : 14 - 15 (2 bit)
GEN1_A_DTEA :
bits : 16 - 17 (2 bit)
GEN1_A_DTEB :
bits : 18 - 19 (2 bit)
GEN1_A_DT0 :
bits : 20 - 21 (2 bit)
GEN1_A_DT1 :
bits : 22 - 23 (2 bit)
MCPWM_GEN1_B
address_offset : 0x8C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN1_B_UTEZ :
bits : 0 - 1 (2 bit)
GEN1_B_UTEP :
bits : 2 - 3 (2 bit)
GEN1_B_UTEA :
bits : 4 - 5 (2 bit)
GEN1_B_UTEB :
bits : 6 - 7 (2 bit)
GEN1_B_UT0 :
bits : 8 - 9 (2 bit)
GEN1_B_UT1 :
bits : 10 - 11 (2 bit)
GEN1_B_DTEZ :
bits : 12 - 13 (2 bit)
GEN1_B_DTEP :
bits : 14 - 15 (2 bit)
GEN1_B_DTEA :
bits : 16 - 17 (2 bit)
GEN1_B_DTEB :
bits : 18 - 19 (2 bit)
GEN1_B_DT0 :
bits : 20 - 21 (2 bit)
GEN1_B_DT1 :
bits : 22 - 23 (2 bit)
MCPWM_DT1_CFG
address_offset : 0x90 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DT1_FED_UPMETHOD :
bits : 0 - 3 (4 bit)
DT1_RED_UPMETHOD :
bits : 4 - 7 (4 bit)
DT1_DEB_MODE :
bits : 8 - 8 (1 bit)
DT1_A_OUTSWAP :
bits : 9 - 9 (1 bit)
DT1_B_OUTSWAP :
bits : 10 - 10 (1 bit)
DT1_RED_INSEL :
bits : 11 - 11 (1 bit)
DT1_FED_INSEL :
bits : 12 - 12 (1 bit)
DT1_RED_OUTINVERT :
bits : 13 - 13 (1 bit)
DT1_FED_OUTINVERT :
bits : 14 - 14 (1 bit)
DT1_A_OUTBYPASS :
bits : 15 - 15 (1 bit)
DT1_B_OUTBYPASS :
bits : 16 - 16 (1 bit)
DT1_CLK_SEL :
bits : 17 - 17 (1 bit)
MCPWM_DT1_FED_CFG
address_offset : 0x94 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DT1_FED :
bits : 0 - 15 (16 bit)
MCPWM_DT1_RED_CFG
address_offset : 0x98 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DT1_RED :
bits : 0 - 15 (16 bit)
MCPWM_CARRIER1_CFG
address_offset : 0x9C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CARRIER1_EN :
bits : 0 - 0 (1 bit)
CARRIER1_PRESCALE :
bits : 1 - 4 (4 bit)
CARRIER1_DUTY :
bits : 5 - 7 (3 bit)
CARRIER1_OSHWTH :
bits : 8 - 11 (4 bit)
CARRIER1_OUT_INVERT :
bits : 12 - 12 (1 bit)
CARRIER1_IN_INVERT :
bits : 13 - 13 (1 bit)
MCPWM_FH1_CFG0
address_offset : 0xA0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FH1_SW_CBC :
bits : 0 - 0 (1 bit)
FH1_F2_CBC :
bits : 1 - 1 (1 bit)
FH1_F1_CBC :
bits : 2 - 2 (1 bit)
FH1_F0_CBC :
bits : 3 - 3 (1 bit)
FH1_SW_OST :
bits : 4 - 4 (1 bit)
FH1_F2_OST :
bits : 5 - 5 (1 bit)
FH1_F1_OST :
bits : 6 - 6 (1 bit)
FH1_F0_OST :
bits : 7 - 7 (1 bit)
FH1_A_CBC_D :
bits : 8 - 9 (2 bit)
FH1_A_CBC_U :
bits : 10 - 11 (2 bit)
FH1_A_OST_D :
bits : 12 - 13 (2 bit)
FH1_A_OST_U :
bits : 14 - 15 (2 bit)
FH1_B_CBC_D :
bits : 16 - 17 (2 bit)
FH1_B_CBC_U :
bits : 18 - 19 (2 bit)
FH1_B_OST_D :
bits : 20 - 21 (2 bit)
FH1_B_OST_U :
bits : 22 - 23 (2 bit)
MCPWM_FH1_CFG1
address_offset : 0xA4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FH1_CLR_OST :
bits : 0 - 0 (1 bit)
FH1_CBCPULSE :
bits : 1 - 2 (2 bit)
FH1_FORCE_CBC :
bits : 3 - 3 (1 bit)
FH1_FORCE_OST :
bits : 4 - 4 (1 bit)
MCPWM_FH1_STATUS
address_offset : 0xA8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FH1_CBC_ON :
bits : 0 - 0 (1 bit)
FH1_OST_ON :
bits : 1 - 1 (1 bit)
MCPWM_GEN2_STMP_CFG
address_offset : 0xAC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN2_A_UPMETHOD :
bits : 0 - 3 (4 bit)
GEN2_B_UPMETHOD :
bits : 4 - 7 (4 bit)
GEN2_A_SHDW_FULL :
bits : 8 - 8 (1 bit)
GEN2_B_SHDW_FULL :
bits : 9 - 9 (1 bit)
MCPWM_GEN2_TSTMP_A
address_offset : 0xB0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN2_A :
bits : 0 - 15 (16 bit)
MCPWM_GEN2_TSTMP_B
address_offset : 0xB4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN2_B :
bits : 0 - 15 (16 bit)
MCPWM_GEN2_CFG0
address_offset : 0xB8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN2_CFG_UPMETHOD :
bits : 0 - 3 (4 bit)
GEN2_T0_SEL :
bits : 4 - 6 (3 bit)
GEN2_T1_SEL :
bits : 7 - 9 (3 bit)
MCPWM_GEN2_FORCE
address_offset : 0xBC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN2_CNTUFORCE_UPMETHOD :
bits : 0 - 5 (6 bit)
GEN2_A_CNTUFORCE_MODE :
bits : 6 - 7 (2 bit)
GEN2_B_CNTUFORCE_MODE :
bits : 8 - 9 (2 bit)
GEN2_A_NCIFORCE :
bits : 10 - 10 (1 bit)
GEN2_A_NCIFORCE_MODE :
bits : 11 - 12 (2 bit)
GEN2_B_NCIFORCE :
bits : 13 - 13 (1 bit)
GEN2_B_NCIFORCE_MODE :
bits : 14 - 15 (2 bit)
MCPWM_TIMER0_SYNC
address_offset : 0xC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TIMER0_SYNCI_EN :
bits : 0 - 0 (1 bit)
TIMER0_SYNC_SW :
bits : 1 - 1 (1 bit)
TIMER0_SYNCO_SEL :
bits : 2 - 3 (2 bit)
TIMER0_PHASE :
bits : 4 - 20 (17 bit)
MCPWM_GEN2_A
address_offset : 0xC0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN2_A_UTEZ :
bits : 0 - 1 (2 bit)
GEN2_A_UTEP :
bits : 2 - 3 (2 bit)
GEN2_A_UTEA :
bits : 4 - 5 (2 bit)
GEN2_A_UTEB :
bits : 6 - 7 (2 bit)
GEN2_A_UT0 :
bits : 8 - 9 (2 bit)
GEN2_A_UT1 :
bits : 10 - 11 (2 bit)
GEN2_A_DTEZ :
bits : 12 - 13 (2 bit)
GEN2_A_DTEP :
bits : 14 - 15 (2 bit)
GEN2_A_DTEA :
bits : 16 - 17 (2 bit)
GEN2_A_DTEB :
bits : 18 - 19 (2 bit)
GEN2_A_DT0 :
bits : 20 - 21 (2 bit)
GEN2_A_DT1 :
bits : 22 - 23 (2 bit)
MCPWM_GEN2_B
address_offset : 0xC4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
GEN2_B_UTEZ :
bits : 0 - 1 (2 bit)
GEN2_B_UTEP :
bits : 2 - 3 (2 bit)
GEN2_B_UTEA :
bits : 4 - 5 (2 bit)
GEN2_B_UTEB :
bits : 6 - 7 (2 bit)
GEN2_B_UT0 :
bits : 8 - 9 (2 bit)
GEN2_B_UT1 :
bits : 10 - 11 (2 bit)
GEN2_B_DTEZ :
bits : 12 - 13 (2 bit)
GEN2_B_DTEP :
bits : 14 - 15 (2 bit)
GEN2_B_DTEA :
bits : 16 - 17 (2 bit)
GEN2_B_DTEB :
bits : 18 - 19 (2 bit)
GEN2_B_DT0 :
bits : 20 - 21 (2 bit)
GEN2_B_DT1 :
bits : 22 - 23 (2 bit)
MCPWM_DT2_CFG
address_offset : 0xC8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DT2_FED_UPMETHOD :
bits : 0 - 3 (4 bit)
DT2_RED_UPMETHOD :
bits : 4 - 7 (4 bit)
DT2_DEB_MODE :
bits : 8 - 8 (1 bit)
DT2_A_OUTSWAP :
bits : 9 - 9 (1 bit)
DT2_B_OUTSWAP :
bits : 10 - 10 (1 bit)
DT2_RED_INSEL :
bits : 11 - 11 (1 bit)
DT2_FED_INSEL :
bits : 12 - 12 (1 bit)
DT2_RED_OUTINVERT :
bits : 13 - 13 (1 bit)
DT2_FED_OUTINVERT :
bits : 14 - 14 (1 bit)
DT2_A_OUTBYPASS :
bits : 15 - 15 (1 bit)
DT2_B_OUTBYPASS :
bits : 16 - 16 (1 bit)
DT2_CLK_SEL :
bits : 17 - 17 (1 bit)
MCPWM_DT2_FED_CFG
address_offset : 0xCC Bytes (0x0)
size : 32 bit
access : read-write
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reset_Mask : 0x0
DT2_FED :
bits : 0 - 15 (16 bit)
MCPWM_DT2_RED_CFG
address_offset : 0xD0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
DT2_RED :
bits : 0 - 15 (16 bit)
MCPWM_CARRIER2_CFG
address_offset : 0xD4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CARRIER2_EN :
bits : 0 - 0 (1 bit)
CARRIER2_PRESCALE :
bits : 1 - 4 (4 bit)
CARRIER2_DUTY :
bits : 5 - 7 (3 bit)
CARRIER2_OSHWTH :
bits : 8 - 11 (4 bit)
CARRIER2_OUT_INVERT :
bits : 12 - 12 (1 bit)
CARRIER2_IN_INVERT :
bits : 13 - 13 (1 bit)
MCPWM_FH2_CFG0
address_offset : 0xD8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FH2_SW_CBC :
bits : 0 - 0 (1 bit)
FH2_F2_CBC :
bits : 1 - 1 (1 bit)
FH2_F1_CBC :
bits : 2 - 2 (1 bit)
FH2_F0_CBC :
bits : 3 - 3 (1 bit)
FH2_SW_OST :
bits : 4 - 4 (1 bit)
FH2_F2_OST :
bits : 5 - 5 (1 bit)
FH2_F1_OST :
bits : 6 - 6 (1 bit)
FH2_F0_OST :
bits : 7 - 7 (1 bit)
FH2_A_CBC_D :
bits : 8 - 9 (2 bit)
FH2_A_CBC_U :
bits : 10 - 11 (2 bit)
FH2_A_OST_D :
bits : 12 - 13 (2 bit)
FH2_A_OST_U :
bits : 14 - 15 (2 bit)
FH2_B_CBC_D :
bits : 16 - 17 (2 bit)
FH2_B_CBC_U :
bits : 18 - 19 (2 bit)
FH2_B_OST_D :
bits : 20 - 21 (2 bit)
FH2_B_OST_U :
bits : 22 - 23 (2 bit)
MCPWM_FH2_CFG1
address_offset : 0xDC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FH2_CLR_OST :
bits : 0 - 0 (1 bit)
FH2_CBCPULSE :
bits : 1 - 2 (2 bit)
FH2_FORCE_CBC :
bits : 3 - 3 (1 bit)
FH2_FORCE_OST :
bits : 4 - 4 (1 bit)
MCPWM_FH2_STATUS
address_offset : 0xE0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
FH2_CBC_ON :
bits : 0 - 0 (1 bit)
FH2_OST_ON :
bits : 1 - 1 (1 bit)
MCPWM_FAULT_DETECT
address_offset : 0xE4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
F0_EN :
bits : 0 - 0 (1 bit)
F1_EN :
bits : 1 - 1 (1 bit)
F2_EN :
bits : 2 - 2 (1 bit)
F0_POLE :
bits : 3 - 3 (1 bit)
F1_POLE :
bits : 4 - 4 (1 bit)
F2_POLE :
bits : 5 - 5 (1 bit)
EVENT_F0 :
bits : 6 - 6 (1 bit)
EVENT_F1 :
bits : 7 - 7 (1 bit)
EVENT_F2 :
bits : 8 - 8 (1 bit)
MCPWM_CAP_TIMER_CFG
address_offset : 0xE8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CAP_TIMER_EN :
bits : 0 - 0 (1 bit)
CAP_SYNCI_EN :
bits : 1 - 1 (1 bit)
CAP_SYNCI_SEL :
bits : 2 - 4 (3 bit)
CAP_SYNC_SW :
bits : 5 - 5 (1 bit)
MCPWM_CAP_TIMER_PHASE
address_offset : 0xEC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CAP_PHASE :
bits : 0 - 31 (32 bit)
MCPWM_CAP_CH0_CFG
address_offset : 0xF0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CAP0_EN :
bits : 0 - 0 (1 bit)
CAP0_MODE :
bits : 1 - 2 (2 bit)
CAP0_PRESCALE :
bits : 3 - 10 (8 bit)
CAP0_IN_INVERT :
bits : 11 - 11 (1 bit)
CAP0_SW :
bits : 12 - 12 (1 bit)
MCPWM_CAP_CH1_CFG
address_offset : 0xF4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CAP1_EN :
bits : 0 - 0 (1 bit)
CAP1_MODE :
bits : 1 - 2 (2 bit)
CAP1_PRESCALE :
bits : 3 - 10 (8 bit)
CAP1_IN_INVERT :
bits : 11 - 11 (1 bit)
CAP1_SW :
bits : 12 - 12 (1 bit)
MCPWM_CAP_CH2_CFG
address_offset : 0xF8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CAP2_EN :
bits : 0 - 0 (1 bit)
CAP2_MODE :
bits : 1 - 2 (2 bit)
CAP2_PRESCALE :
bits : 3 - 10 (8 bit)
CAP2_IN_INVERT :
bits : 11 - 11 (1 bit)
CAP2_SW :
bits : 12 - 12 (1 bit)
MCPWM_CAP_CH0
address_offset : 0xFC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
CAP0_VALUE :
bits : 0 - 31 (32 bit)
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