\n
address_offset : 0x0 Bytes (0x0)
size : 0x400 byte (0x0)
mem_usage : registers
protection : not protected
UCPD configuration register 1
address_offset : 0x0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
HBITCLKDIV : HBITCLKDIV
bits : 0 - 5 (6 bit)
IFRGAP : IFRGAP
bits : 6 - 10 (5 bit)
TRANSWIN : TRANSWIN
bits : 11 - 15 (5 bit)
PSC_USBPDCLK : PSC_USBPDCLK
bits : 17 - 19 (3 bit)
RXORDSETEN : RXORDSETEN
bits : 20 - 28 (9 bit)
TXDMAEN : TXDMAEN
bits : 29 - 29 (1 bit)
RXDMAEN : RXDMAEN
bits : 30 - 30 (1 bit)
UCPDEN : UCPDEN
bits : 31 - 31 (1 bit)
UCPD Interrupt Mask Register
address_offset : 0x10 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TXISIE : TXISIE
bits : 0 - 0 (1 bit)
TXMSGDISCIE : TXMSGDISCIE
bits : 1 - 1 (1 bit)
TXMSGSENTIE : TXMSGSENTIE
bits : 2 - 2 (1 bit)
TXMSGABTIE : TXMSGABTIE
bits : 3 - 3 (1 bit)
HRSTDISCIE : HRSTDISCIE
bits : 4 - 4 (1 bit)
HRSTSENTIE : HRSTSENTIE
bits : 5 - 5 (1 bit)
TXUNDIE : TXUNDIE
bits : 6 - 6 (1 bit)
RXNEIE : RXNEIE
bits : 8 - 8 (1 bit)
RXORDDETIE : RXORDDETIE
bits : 9 - 9 (1 bit)
RXHRSTDETIE : RXHRSTDETIE
bits : 10 - 10 (1 bit)
RXOVRIE : RXOVRIE
bits : 11 - 11 (1 bit)
RXMSGENDIE : RXMSGENDIE
bits : 12 - 12 (1 bit)
TYPECEVT1IE : TYPECEVT1IE
bits : 14 - 14 (1 bit)
TYPECEVT2IE : TYPECEVT2IE
bits : 15 - 15 (1 bit)
FRSEVTIE : FRSEVTIE
bits : 20 - 20 (1 bit)
UCPD Status Register
address_offset : 0x14 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TXIS : TXIS
bits : 0 - 0 (1 bit)
TXMSGDISC : TXMSGDISC
bits : 1 - 1 (1 bit)
TXMSGSENT : TXMSGSENT
bits : 2 - 2 (1 bit)
TXMSGABT : TXMSGABT
bits : 3 - 3 (1 bit)
HRSTDISC : HRSTDISC
bits : 4 - 4 (1 bit)
HRSTSENT : HRSTSENT
bits : 5 - 5 (1 bit)
TXUND : TXUND
bits : 6 - 6 (1 bit)
RXNE : RXNE
bits : 8 - 8 (1 bit)
RXORDDET : RXORDDET
bits : 9 - 9 (1 bit)
RXHRSTDET : RXHRSTDET
bits : 10 - 10 (1 bit)
RXOVR : RXOVR
bits : 11 - 11 (1 bit)
RXMSGEND : RXMSGEND
bits : 12 - 12 (1 bit)
RXERR : RXERR
bits : 13 - 13 (1 bit)
TYPECEVT1 : TYPECEVT1
bits : 14 - 14 (1 bit)
TYPECEVT2 : TYPECEVT2
bits : 15 - 15 (1 bit)
TYPEC_VSTATE_CC1 : TYPEC_VSTATE_CC1
bits : 16 - 17 (2 bit)
TYPEC_VSTATE_CC2 : TYPEC_VSTATE_CC2
bits : 18 - 19 (2 bit)
FRSEVT : FRSEVT
bits : 20 - 20 (1 bit)
UCPD Interrupt Clear Register
address_offset : 0x18 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TXMSGDISCCF : TXMSGDISCCF
bits : 1 - 1 (1 bit)
TXMSGSENTCF : TXMSGSENTCF
bits : 2 - 2 (1 bit)
TXMSGABTCF : TXMSGABTCF
bits : 3 - 3 (1 bit)
HRSTDISCCF : HRSTDISCCF
bits : 4 - 4 (1 bit)
HRSTSENTCF : HRSTSENTCF
bits : 5 - 5 (1 bit)
TXUNDCF : TXUNDCF
bits : 6 - 6 (1 bit)
RXORDDETCF : RXORDDETCF
bits : 9 - 9 (1 bit)
RXHRSTDETCF : RXHRSTDETCF
bits : 10 - 10 (1 bit)
RXOVRCF : RXOVRCF
bits : 11 - 11 (1 bit)
RXMSGENDCF : RXMSGENDCF
bits : 12 - 12 (1 bit)
TYPECEVT1CF : TYPECEVT1CF
bits : 14 - 14 (1 bit)
TYPECEVT2CF : TYPECEVT2CF
bits : 15 - 15 (1 bit)
FRSEVTCF : FRSEVTCF
bits : 20 - 20 (1 bit)
UCPD Tx Ordered Set Type Register
address_offset : 0x1C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TXORDSET : TXORDSET
bits : 0 - 19 (20 bit)
UCPD Tx Paysize Register
address_offset : 0x20 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TXPAYSZ : TXPAYSZ
bits : 0 - 9 (10 bit)
UCPD Tx Data Register
address_offset : 0x24 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TXDATA : TXDATA
bits : 0 - 7 (8 bit)
UCPD Rx Ordered Set Register
address_offset : 0x28 Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0
RXORDSET : RXORDSET
bits : 0 - 2 (3 bit)
RXSOP3OF4 : RXSOP3OF4
bits : 3 - 3 (1 bit)
RXSOPKINVALID : RXSOPKINVALID
bits : 4 - 6 (3 bit)
UCPD Rx Paysize Register
address_offset : 0x2C Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0
RXPAYSZ : RXPAYSZ
bits : 0 - 9 (10 bit)
UCPD Rx Data Register
address_offset : 0x30 Bytes (0x0)
size : 32 bit
access : read-only
reset_value : 0x0
reset_Mask : 0x0
RXDATA : RXDATA
bits : 0 - 7 (8 bit)
UCPD Rx Ordered Set Extension Register 1
address_offset : 0x34 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
RXSOPX1 : RXSOPX1
bits : 0 - 19 (20 bit)
UCPD Rx Ordered Set Extension Register 2
address_offset : 0x38 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
RXSOPX2 : RXSOPX2
bits : 0 - 19 (20 bit)
UCPD configuration register 2
address_offset : 0x4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
RXFILTDIS : RXFILTDIS
bits : 0 - 0 (1 bit)
RXFILT2N3 : RXFILT2N3
bits : 1 - 1 (1 bit)
FORCECLK : FORCECLK
bits : 2 - 2 (1 bit)
WUPEN : WUPEN
bits : 3 - 3 (1 bit)
UCPD configuration register 2
address_offset : 0xC Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0
TXMODE : TXMODE
bits : 0 - 1 (2 bit)
TXSEND : TXSEND
bits : 2 - 2 (1 bit)
TXHRST : TXHRST
bits : 3 - 3 (1 bit)
RXMODE : RXMODE
bits : 4 - 4 (1 bit)
PHYRXEN : PHYRXEN
bits : 5 - 5 (1 bit)
PHYCCSEL : PHYCCSEL
bits : 6 - 6 (1 bit)
ANASUBMODE : ANASUBMODE
bits : 7 - 8 (2 bit)
ANAMODE : ANAMODE
bits : 9 - 9 (1 bit)
CCENABLE : CCENABLE
bits : 10 - 11 (2 bit)
FRSRXEN : FRSRXEN
bits : 16 - 16 (1 bit)
FRSTX : FRSTX
bits : 17 - 17 (1 bit)
RDCH : RDCH
bits : 18 - 18 (1 bit)
CC1TCDIS : CC1TCDIS
bits : 20 - 20 (1 bit)
CC2TCDIS : CC2TCDIS
bits : 21 - 21 (1 bit)
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