\n
Git short commit id
address_offset : 0x0 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
PLL2 controller
address_offset : 0x10 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
clkr :
bits : 0 - 3 (4 bit)
clkf :
bits : 4 - 13 (10 bit)
clkod :
bits : 10 - 23 (14 bit)
bwadj :
bits : 14 - 33 (20 bit)
reset :
bits : 20 - 40 (21 bit)
pwrd :
bits : 21 - 42 (22 bit)
intfb :
bits : 22 - 44 (23 bit)
bypass :
bits : 23 - 46 (24 bit)
test :
bits : 24 - 48 (25 bit)
out_en :
bits : 25 - 50 (26 bit)
ckin_sel :
bits : 26 - 53 (28 bit)
PLL lock tester
address_offset : 0x18 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
pll_lock0 :
bits : 0 - 1 (2 bit)
pll_slip_clear0 :
bits : 2 - 4 (3 bit)
test_clk_out0 :
bits : 3 - 6 (4 bit)
pll_lock1 :
bits : 8 - 17 (10 bit)
pll_slip_clear1 :
bits : 10 - 20 (11 bit)
test_clk_out1 :
bits : 11 - 22 (12 bit)
pll_lock2 :
bits : 16 - 33 (18 bit)
pll_slip_clear2 :
bits : 18 - 36 (19 bit)
test_clk_out2 :
bits : 19 - 38 (20 bit)
AXI ROM detector
address_offset : 0x1C Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
rom_mul_error :
bits : 0 - 0 (1 bit)
rom_one_error :
bits : 1 - 2 (2 bit)
Clock select controller 0
address_offset : 0x20 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
aclk_sel :
bits : 0 - 0 (1 bit)
aclk_divider_sel :
bits : 1 - 3 (3 bit)
apb0_clk_sel :
bits : 3 - 8 (6 bit)
apb1_clk_sel :
bits : 6 - 14 (9 bit)
apb2_clk_sel :
bits : 9 - 20 (12 bit)
spi3_clk_sel :
bits : 12 - 24 (13 bit)
timer0_clk_sel :
bits : 13 - 26 (14 bit)
timer1_clk_sel :
bits : 14 - 28 (15 bit)
timer2_clk_sel :
bits : 15 - 30 (16 bit)
Clock select controller 1
address_offset : 0x24 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
spi3_sample_clk_sel :
bits : 0 - 0 (1 bit)
Central clock enable
address_offset : 0x28 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
cpu_clk_en :
bits : 0 - 0 (1 bit)
sram0_clk_en :
bits : 1 - 2 (2 bit)
sram1_clk_en :
bits : 2 - 4 (3 bit)
apb0_clk_en :
bits : 3 - 6 (4 bit)
apb1_clk_en :
bits : 4 - 8 (5 bit)
apb2_clk_en :
bits : 5 - 10 (6 bit)
Peripheral clock enable
address_offset : 0x2C Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
rom_clk_en :
bits : 0 - 0 (1 bit)
dma_clk_en :
bits : 1 - 2 (2 bit)
ai_clk_en :
bits : 2 - 4 (3 bit)
dvp_clk_en :
bits : 3 - 6 (4 bit)
fft_clk_en :
bits : 4 - 8 (5 bit)
gpio_clk_en :
bits : 5 - 10 (6 bit)
spi0_clk_en :
bits : 6 - 12 (7 bit)
spi1_clk_en :
bits : 7 - 14 (8 bit)
spi2_clk_en :
bits : 8 - 16 (9 bit)
spi3_clk_en :
bits : 9 - 18 (10 bit)
i2s0_clk_en :
bits : 10 - 20 (11 bit)
i2s1_clk_en :
bits : 11 - 22 (12 bit)
i2s2_clk_en :
bits : 12 - 24 (13 bit)
i2c0_clk_en :
bits : 13 - 26 (14 bit)
i2c1_clk_en :
bits : 14 - 28 (15 bit)
i2c2_clk_en :
bits : 15 - 30 (16 bit)
uart1_clk_en :
bits : 16 - 32 (17 bit)
uart2_clk_en :
bits : 17 - 34 (18 bit)
uart3_clk_en :
bits : 18 - 36 (19 bit)
aes_clk_en :
bits : 19 - 38 (20 bit)
fpioa_clk_en :
bits : 20 - 40 (21 bit)
timer0_clk_en :
bits : 21 - 42 (22 bit)
timer1_clk_en :
bits : 22 - 44 (23 bit)
timer2_clk_en :
bits : 23 - 46 (24 bit)
wdt0_clk_en :
bits : 24 - 48 (25 bit)
wdt1_clk_en :
bits : 25 - 50 (26 bit)
sha_clk_en :
bits : 26 - 52 (27 bit)
otp_clk_en :
bits : 27 - 54 (28 bit)
rtc_clk_en :
bits : 29 - 58 (30 bit)
Soft reset ctrl
address_offset : 0x30 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
soft_reset :
bits : 0 - 0 (1 bit)
Peripheral reset controller
address_offset : 0x34 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
rom_reset :
bits : 0 - 0 (1 bit)
dma_reset :
bits : 1 - 2 (2 bit)
ai_reset :
bits : 2 - 4 (3 bit)
dvp_reset :
bits : 3 - 6 (4 bit)
fft_reset :
bits : 4 - 8 (5 bit)
gpio_reset :
bits : 5 - 10 (6 bit)
spi0_reset :
bits : 6 - 12 (7 bit)
spi1_reset :
bits : 7 - 14 (8 bit)
spi2_reset :
bits : 8 - 16 (9 bit)
spi3_reset :
bits : 9 - 18 (10 bit)
i2s0_reset :
bits : 10 - 20 (11 bit)
i2s1_reset :
bits : 11 - 22 (12 bit)
i2s2_reset :
bits : 12 - 24 (13 bit)
i2c0_reset :
bits : 13 - 26 (14 bit)
i2c1_reset :
bits : 14 - 28 (15 bit)
i2c2_reset :
bits : 15 - 30 (16 bit)
uart1_reset :
bits : 16 - 32 (17 bit)
uart2_reset :
bits : 17 - 34 (18 bit)
uart3_reset :
bits : 18 - 36 (19 bit)
aes_reset :
bits : 19 - 38 (20 bit)
fpioa_reset :
bits : 20 - 40 (21 bit)
timer0_reset :
bits : 21 - 42 (22 bit)
timer1_reset :
bits : 22 - 44 (23 bit)
timer2_reset :
bits : 23 - 46 (24 bit)
wdt0_reset :
bits : 24 - 48 (25 bit)
wdt1_reset :
bits : 25 - 50 (26 bit)
sha_reset :
bits : 26 - 52 (27 bit)
rtc_reset :
bits : 29 - 58 (30 bit)
Clock threshold controller 0
address_offset : 0x38 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
sram0_gclk :
bits : 0 - 3 (4 bit)
sram1_gclk :
bits : 4 - 11 (8 bit)
ai_gclk :
bits : 8 - 19 (12 bit)
dvp_gclk :
bits : 12 - 27 (16 bit)
rom_gclk :
bits : 16 - 35 (20 bit)
Clock threshold controller 1
address_offset : 0x3C Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
spi0_clk :
bits : 0 - 7 (8 bit)
spi1_clk :
bits : 8 - 23 (16 bit)
spi2_clk :
bits : 16 - 39 (24 bit)
spi3_clk :
bits : 24 - 55 (32 bit)
System clock base frequency
address_offset : 0x4 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
Clock threshold controller 2
address_offset : 0x40 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
timer0_clk :
bits : 0 - 7 (8 bit)
timer1_clk :
bits : 8 - 23 (16 bit)
timer2_clk :
bits : 16 - 39 (24 bit)
Clock threshold controller 3
address_offset : 0x44 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
i2s0_clk :
bits : 0 - 15 (16 bit)
i2s1_clk :
bits : 16 - 47 (32 bit)
Clock threshold controller 4
address_offset : 0x48 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
i2s2_clk :
bits : 0 - 15 (16 bit)
i2s0_mclk :
bits : 16 - 39 (24 bit)
i2s1_mclk :
bits : 24 - 55 (32 bit)
Clock threshold controller 5
address_offset : 0x4C Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
i2s2_mclk :
bits : 0 - 7 (8 bit)
i2c0_clk :
bits : 8 - 23 (16 bit)
i2c1_clk :
bits : 16 - 39 (24 bit)
i2c2_clk :
bits : 24 - 55 (32 bit)
Clock threshold controller 6
address_offset : 0x50 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
wdt0_clk :
bits : 0 - 7 (8 bit)
wdt1_clk :
bits : 8 - 23 (16 bit)
Miscellaneous controller
address_offset : 0x54 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
debug_sel :
bits : 0 - 5 (6 bit)
spi_dvp_data_enable :
bits : 10 - 20 (11 bit)
Peripheral controller
address_offset : 0x58 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
timer0_pause :
bits : 0 - 0 (1 bit)
timer1_pause :
bits : 1 - 2 (2 bit)
timer2_pause :
bits : 2 - 4 (3 bit)
timer3_pause :
bits : 3 - 6 (4 bit)
timer4_pause :
bits : 4 - 8 (5 bit)
timer5_pause :
bits : 5 - 10 (6 bit)
timer6_pause :
bits : 6 - 12 (7 bit)
timer7_pause :
bits : 7 - 14 (8 bit)
timer8_pause :
bits : 8 - 16 (9 bit)
timer9_pause :
bits : 9 - 18 (10 bit)
timer10_pause :
bits : 10 - 20 (11 bit)
timer11_pause :
bits : 11 - 22 (12 bit)
spi0_xip_en :
bits : 12 - 24 (13 bit)
spi1_xip_en :
bits : 13 - 26 (14 bit)
spi2_xip_en :
bits : 14 - 28 (15 bit)
spi3_xip_en :
bits : 15 - 30 (16 bit)
spi0_clk_bypass :
bits : 16 - 32 (17 bit)
spi1_clk_bypass :
bits : 17 - 34 (18 bit)
spi2_clk_bypass :
bits : 18 - 36 (19 bit)
i2s0_clk_bypass :
bits : 19 - 38 (20 bit)
i2s1_clk_bypass :
bits : 20 - 40 (21 bit)
i2s2_clk_bypass :
bits : 21 - 42 (22 bit)
jtag_clk_bypass :
bits : 22 - 44 (23 bit)
dvp_clk_bypass :
bits : 23 - 46 (24 bit)
debug_clk_bypass :
bits : 24 - 48 (25 bit)
SPI sleep controller
address_offset : 0x5C Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
ssi0_sleep :
bits : 0 - 0 (1 bit)
ssi1_sleep :
bits : 1 - 2 (2 bit)
ssi2_sleep :
bits : 2 - 4 (3 bit)
ssi3_sleep :
bits : 3 - 6 (4 bit)
Reset source status
address_offset : 0x60 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
reset_sts_clr :
bits : 0 - 0 (1 bit)
pin_reset_sts :
bits : 1 - 2 (2 bit)
wdt0_reset_sts :
bits : 2 - 4 (3 bit)
wdt1_reset_sts :
bits : 3 - 6 (4 bit)
soft_reset_sts :
bits : 4 - 8 (5 bit)
DMA handshake selector
address_offset : 0x64 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
dma_sel0 :
bits : 0 - 5 (6 bit)
Enumeration: DMASELECT
0 : ssi0_rx_req
None
1 : ssi0_tx_req
None
2 : ssi1_rx_req
None
3 : ssi1_tx_req
None
4 : ssi2_rx_req
None
5 : ssi2_tx_req
None
6 : ssi3_rx_req
None
7 : ssi3_tx_req
None
8 : i2c0_rx_req
None
9 : i2c0_tx_req
None
10 : i2c1_rx_req
None
11 : i2c1_tx_req
None
12 : i2c2_rx_req
None
13 : i2c2_tx_req
None
14 : uart1_rx_req
None
15 : uart1_tx_req
None
16 : uart2_rx_req
None
17 : uart2_tx_req
None
18 : uart3_rx_req
None
19 : uart3_tx_req
None
20 : aes_req
None
21 : sha_rx_req
None
22 : ai_rx_req
None
23 : fft_rx_req
None
24 : fft_tx_req
None
25 : i2s0_tx_req
None
26 : i2s0_rx_req
None
27 : i2s1_tx_req
None
28 : i2s1_rx_req
None
29 : i2s2_tx_req
None
30 : i2s2_rx_req
None
31 : i2s0_bf_dir_req
None
32 : i2s0_bf_voice_req
None
End of enumeration elements list.
dma_sel1 :
bits : 6 - 17 (12 bit)
Enumeration:
End of enumeration elements list.
dma_sel2 :
bits : 12 - 29 (18 bit)
Enumeration:
End of enumeration elements list.
dma_sel3 :
bits : 18 - 41 (24 bit)
Enumeration:
End of enumeration elements list.
dma_sel4 :
bits : 24 - 53 (30 bit)
Enumeration:
End of enumeration elements list.
DMA handshake selector
address_offset : 0x68 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
dma_sel5 :
bits : 0 - 5 (6 bit)
Enumeration:
End of enumeration elements list.
IO Power Mode Select controller
address_offset : 0x6C Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
power_mode_sel0 :
bits : 0 - 0 (1 bit)
power_mode_sel1 :
bits : 1 - 2 (2 bit)
power_mode_sel2 :
bits : 2 - 4 (3 bit)
power_mode_sel3 :
bits : 3 - 6 (4 bit)
power_mode_sel4 :
bits : 4 - 8 (5 bit)
power_mode_sel5 :
bits : 5 - 10 (6 bit)
power_mode_sel6 :
bits : 6 - 12 (7 bit)
power_mode_sel7 :
bits : 7 - 14 (8 bit)
PLL0 controller
address_offset : 0x8 Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
clkr :
bits : 0 - 3 (4 bit)
clkf :
bits : 4 - 13 (10 bit)
clkod :
bits : 10 - 23 (14 bit)
bwadj :
bits : 14 - 33 (20 bit)
reset :
bits : 20 - 40 (21 bit)
pwrd :
bits : 21 - 42 (22 bit)
intfb :
bits : 22 - 44 (23 bit)
bypass :
bits : 23 - 46 (24 bit)
test :
bits : 24 - 48 (25 bit)
out_en :
bits : 25 - 50 (26 bit)
test_en :
bits : 26 - 52 (27 bit)
PLL1 controller
address_offset : 0xC Bytes (0x0)
access : read-write
reset_value : 0x0
reset_Mask : 0x0
clkr :
bits : 0 - 3 (4 bit)
clkf :
bits : 4 - 13 (10 bit)
clkod :
bits : 10 - 23 (14 bit)
bwadj :
bits : 14 - 33 (20 bit)
reset :
bits : 20 - 40 (21 bit)
pwrd :
bits : 21 - 42 (22 bit)
intfb :
bits : 22 - 44 (23 bit)
bypass :
bits : 23 - 46 (24 bit)
test :
bits : 24 - 48 (25 bit)
out_en :
bits : 25 - 50 (26 bit)
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