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LCD

Peripheral Memory Blocks

address_offset : 0x0 Bytes (0x0)
size : 0x400 byte (0x0)
mem_usage : registers
protection :

Registers

CR

RAM_COM_0 (RAM_COM0_0)

RAM_COM0_1

RAM_COM1_0

RAM_COM1_1

RAM_COM2_0

RAM_COM02_1 (RAM_COM2_1)

RAM_COM3_0

RAM_COM03_1 (RAM_COM3_1)

RAM_COM4_0

RAM_COM04_1 (RAM_COM4_1)

RAM_COM5_0

FCR

RAM_COM05_1 (RAM_COM5_1)

RAM_COM6_0

RAM_COM06_1 (RAM_COM6_1)

RAM_COM7_0

RAM_COM07_1 (RAM_COM7_1)

SR

CLR


CR

control register
address_offset : 0x0 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

CR CR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 LCDEN VSEL DUTY BIAS MUX_SEG

LCDEN : LCD controller enable
bits : 0 - 0 (1 bit)

VSEL : Voltage source selection
bits : 1 - 1 (1 bit)

DUTY : Duty selection
bits : 2 - 4 (3 bit)

BIAS : Bias selector
bits : 5 - 6 (2 bit)

MUX_SEG : Mux segment enable
bits : 7 - 7 (1 bit)


RAM_COM_0 (RAM_COM0_0)

display memory
address_offset : 0x14 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM_0 RAM_COM_0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S00 S01 S02 S03 S04 S05 S06 S07 S08 S09 S10 S11 S12 S13 S14 S15 S16 S17 S18 S19 S20 S21 S22 S23 S24 S25 S26 S27 S28 S29 S30 S31

S00 : S00
bits : 0 - 0 (1 bit)

S01 : S01
bits : 1 - 1 (1 bit)

S02 : S02
bits : 2 - 2 (1 bit)

S03 : S03
bits : 3 - 3 (1 bit)

S04 : S04
bits : 4 - 4 (1 bit)

S05 : S05
bits : 5 - 5 (1 bit)

S06 : S06
bits : 6 - 6 (1 bit)

S07 : S07
bits : 7 - 7 (1 bit)

S08 : S08
bits : 8 - 8 (1 bit)

S09 : S09
bits : 9 - 9 (1 bit)

S10 : S10
bits : 10 - 10 (1 bit)

S11 : S11
bits : 11 - 11 (1 bit)

S12 : S12
bits : 12 - 12 (1 bit)

S13 : S13
bits : 13 - 13 (1 bit)

S14 : S14
bits : 14 - 14 (1 bit)

S15 : S15
bits : 15 - 15 (1 bit)

S16 : S16
bits : 16 - 16 (1 bit)

S17 : S17
bits : 17 - 17 (1 bit)

S18 : S18
bits : 18 - 18 (1 bit)

S19 : S19
bits : 19 - 19 (1 bit)

S20 : S20
bits : 20 - 20 (1 bit)

S21 : S21
bits : 21 - 21 (1 bit)

S22 : S22
bits : 22 - 22 (1 bit)

S23 : S23
bits : 23 - 23 (1 bit)

S24 : S24
bits : 24 - 24 (1 bit)

S25 : S25
bits : 25 - 25 (1 bit)

S26 : S26
bits : 26 - 26 (1 bit)

S27 : S27
bits : 27 - 27 (1 bit)

S28 : S28
bits : 28 - 28 (1 bit)

S29 : S29
bits : 29 - 29 (1 bit)

S30 : S30
bits : 30 - 30 (1 bit)

S31 : S31
bits : 31 - 31 (1 bit)


RAM_COM0_1

display memory
address_offset : 0x18 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM0_1 RAM_COM0_1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S32 S33 S34 S35 S36 S37 S38 S39 S40 S41 S42 S43 S44 S45 S46 S47 S48 S49 S50 S51

S32 : S32
bits : 0 - 0 (1 bit)

S33 : S33
bits : 1 - 1 (1 bit)

S34 : S34
bits : 2 - 2 (1 bit)

S35 : S35
bits : 3 - 3 (1 bit)

S36 : S36
bits : 4 - 4 (1 bit)

S37 : S37
bits : 5 - 5 (1 bit)

S38 : S38
bits : 6 - 6 (1 bit)

S39 : S39
bits : 7 - 7 (1 bit)

S40 : S40
bits : 8 - 8 (1 bit)

S41 : S41
bits : 9 - 9 (1 bit)

S42 : S42
bits : 10 - 10 (1 bit)

S43 : S43
bits : 11 - 11 (1 bit)

S44 : S44
bits : 12 - 12 (1 bit)

S45 : S45
bits : 13 - 13 (1 bit)

S46 : S46
bits : 14 - 14 (1 bit)

S47 : S47
bits : 15 - 15 (1 bit)

S48 : S48
bits : 16 - 16 (1 bit)

S49 : S49
bits : 17 - 17 (1 bit)

S50 : S50
bits : 18 - 18 (1 bit)

S51 : S51
bits : 19 - 19 (1 bit)


RAM_COM1_0

display memory
address_offset : 0x1C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM1_0 RAM_COM1_0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S00 S01 S02 S03 S04 S05 S06 S07 S08 S09 S10 S11 S12 S13 S14 S15 S16 S17 S18 S19 S20 S21 S22 S23 S24 S25 S26 S27 S28 S29 S30 S31

S00 : S00
bits : 0 - 0 (1 bit)

S01 : S01
bits : 1 - 1 (1 bit)

S02 : S02
bits : 2 - 2 (1 bit)

S03 : S03
bits : 3 - 3 (1 bit)

S04 : S04
bits : 4 - 4 (1 bit)

S05 : S05
bits : 5 - 5 (1 bit)

S06 : S06
bits : 6 - 6 (1 bit)

S07 : S07
bits : 7 - 7 (1 bit)

S08 : S08
bits : 8 - 8 (1 bit)

S09 : S09
bits : 9 - 9 (1 bit)

S10 : S10
bits : 10 - 10 (1 bit)

S11 : S11
bits : 11 - 11 (1 bit)

S12 : S12
bits : 12 - 12 (1 bit)

S13 : S13
bits : 13 - 13 (1 bit)

S14 : S14
bits : 14 - 14 (1 bit)

S15 : S15
bits : 15 - 15 (1 bit)

S16 : S16
bits : 16 - 16 (1 bit)

S17 : S17
bits : 17 - 17 (1 bit)

S18 : S18
bits : 18 - 18 (1 bit)

S19 : S19
bits : 19 - 19 (1 bit)

S20 : S20
bits : 20 - 20 (1 bit)

S21 : S21
bits : 21 - 21 (1 bit)

S22 : S22
bits : 22 - 22 (1 bit)

S23 : S23
bits : 23 - 23 (1 bit)

S24 : S24
bits : 24 - 24 (1 bit)

S25 : S25
bits : 25 - 25 (1 bit)

S26 : S26
bits : 26 - 26 (1 bit)

S27 : S27
bits : 27 - 27 (1 bit)

S28 : S28
bits : 28 - 28 (1 bit)

S29 : S29
bits : 29 - 29 (1 bit)

S30 : S30
bits : 30 - 30 (1 bit)

S31 : S31
bits : 31 - 31 (1 bit)


RAM_COM1_1

display memory
address_offset : 0x20 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM1_1 RAM_COM1_1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S32 S33 S34 S35 S36 S37 S38 S39 S40 S41 S42 S43 S44 S45 S46 S47 S48 S49 S50 S51

S32 : S32
bits : 0 - 0 (1 bit)

S33 : S33
bits : 1 - 1 (1 bit)

S34 : S34
bits : 2 - 2 (1 bit)

S35 : S35
bits : 3 - 3 (1 bit)

S36 : S36
bits : 4 - 4 (1 bit)

S37 : S37
bits : 5 - 5 (1 bit)

S38 : S38
bits : 6 - 6 (1 bit)

S39 : S39
bits : 7 - 7 (1 bit)

S40 : S40
bits : 8 - 8 (1 bit)

S41 : S41
bits : 9 - 9 (1 bit)

S42 : S42
bits : 10 - 10 (1 bit)

S43 : S43
bits : 11 - 11 (1 bit)

S44 : S44
bits : 12 - 12 (1 bit)

S45 : S45
bits : 13 - 13 (1 bit)

S46 : S46
bits : 14 - 14 (1 bit)

S47 : S47
bits : 15 - 15 (1 bit)

S48 : S48
bits : 16 - 16 (1 bit)

S49 : S49
bits : 17 - 17 (1 bit)

S50 : S50
bits : 18 - 18 (1 bit)

S51 : S51
bits : 19 - 19 (1 bit)


RAM_COM2_0

display memory
address_offset : 0x24 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM2_0 RAM_COM2_0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S00 S01 S02 S03 S04 S05 S06 S07 S08 S09 S10 S11 S12 S13 S14 S15 S16 S17 S18 S19 S20 S21 S22 S23 S24 S25 S26 S27 S28 S29 S30 S31

S00 : S00
bits : 0 - 0 (1 bit)

S01 : S01
bits : 1 - 1 (1 bit)

S02 : S02
bits : 2 - 2 (1 bit)

S03 : S03
bits : 3 - 3 (1 bit)

S04 : S04
bits : 4 - 4 (1 bit)

S05 : S05
bits : 5 - 5 (1 bit)

S06 : S06
bits : 6 - 6 (1 bit)

S07 : S07
bits : 7 - 7 (1 bit)

S08 : S08
bits : 8 - 8 (1 bit)

S09 : S09
bits : 9 - 9 (1 bit)

S10 : S10
bits : 10 - 10 (1 bit)

S11 : S11
bits : 11 - 11 (1 bit)

S12 : S12
bits : 12 - 12 (1 bit)

S13 : S13
bits : 13 - 13 (1 bit)

S14 : S14
bits : 14 - 14 (1 bit)

S15 : S15
bits : 15 - 15 (1 bit)

S16 : S16
bits : 16 - 16 (1 bit)

S17 : S17
bits : 17 - 17 (1 bit)

S18 : S18
bits : 18 - 18 (1 bit)

S19 : S19
bits : 19 - 19 (1 bit)

S20 : S20
bits : 20 - 20 (1 bit)

S21 : S21
bits : 21 - 21 (1 bit)

S22 : S22
bits : 22 - 22 (1 bit)

S23 : S23
bits : 23 - 23 (1 bit)

S24 : S24
bits : 24 - 24 (1 bit)

S25 : S25
bits : 25 - 25 (1 bit)

S26 : S26
bits : 26 - 26 (1 bit)

S27 : S27
bits : 27 - 27 (1 bit)

S28 : S28
bits : 28 - 28 (1 bit)

S29 : S29
bits : 29 - 29 (1 bit)

S30 : S30
bits : 30 - 30 (1 bit)

S31 : S31
bits : 31 - 31 (1 bit)


RAM_COM02_1 (RAM_COM2_1)

display memory
address_offset : 0x28 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM02_1 RAM_COM02_1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S32 S33 S34 S35 S36 S37 S38 S39 S40 S41 S42 S43 S44 S45 S46 S47 S48 S49 S50 S51

S32 : S32
bits : 0 - 0 (1 bit)

S33 : S33
bits : 1 - 1 (1 bit)

S34 : S34
bits : 2 - 2 (1 bit)

S35 : S35
bits : 3 - 3 (1 bit)

S36 : S36
bits : 4 - 4 (1 bit)

S37 : S37
bits : 5 - 5 (1 bit)

S38 : S38
bits : 6 - 6 (1 bit)

S39 : S39
bits : 7 - 7 (1 bit)

S40 : S40
bits : 8 - 8 (1 bit)

S41 : S41
bits : 9 - 9 (1 bit)

S42 : S42
bits : 10 - 10 (1 bit)

S43 : S43
bits : 11 - 11 (1 bit)

S44 : S44
bits : 12 - 12 (1 bit)

S45 : S45
bits : 13 - 13 (1 bit)

S46 : S46
bits : 14 - 14 (1 bit)

S47 : S47
bits : 15 - 15 (1 bit)

S48 : S48
bits : 16 - 16 (1 bit)

S49 : S49
bits : 17 - 17 (1 bit)

S50 : S50
bits : 18 - 18 (1 bit)

S51 : S51
bits : 19 - 19 (1 bit)


RAM_COM3_0

display memory
address_offset : 0x2C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM3_0 RAM_COM3_0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S00 S01 S02 S03 S04 S05 S06 S07 S08 S09 S10 S11 S12 S13 S14 S15 S16 S17 S18 S19 S20 S21 S22 S23 S24 S25 S26 S27 S28 S29 S30 S31

S00 : S00
bits : 0 - 0 (1 bit)

S01 : S01
bits : 1 - 1 (1 bit)

S02 : S02
bits : 2 - 2 (1 bit)

S03 : S03
bits : 3 - 3 (1 bit)

S04 : S04
bits : 4 - 4 (1 bit)

S05 : S05
bits : 5 - 5 (1 bit)

S06 : S06
bits : 6 - 6 (1 bit)

S07 : S07
bits : 7 - 7 (1 bit)

S08 : S08
bits : 8 - 8 (1 bit)

S09 : S09
bits : 9 - 9 (1 bit)

S10 : S10
bits : 10 - 10 (1 bit)

S11 : S11
bits : 11 - 11 (1 bit)

S12 : S12
bits : 12 - 12 (1 bit)

S13 : S13
bits : 13 - 13 (1 bit)

S14 : S14
bits : 14 - 14 (1 bit)

S15 : S15
bits : 15 - 15 (1 bit)

S16 : S16
bits : 16 - 16 (1 bit)

S17 : S17
bits : 17 - 17 (1 bit)

S18 : S18
bits : 18 - 18 (1 bit)

S19 : S19
bits : 19 - 19 (1 bit)

S20 : S20
bits : 20 - 20 (1 bit)

S21 : S21
bits : 21 - 21 (1 bit)

S22 : S22
bits : 22 - 22 (1 bit)

S23 : S23
bits : 23 - 23 (1 bit)

S24 : S24
bits : 24 - 24 (1 bit)

S25 : S25
bits : 25 - 25 (1 bit)

S26 : S26
bits : 26 - 26 (1 bit)

S27 : S27
bits : 27 - 27 (1 bit)

S28 : S28
bits : 28 - 28 (1 bit)

S29 : S29
bits : 29 - 29 (1 bit)

S30 : S30
bits : 30 - 30 (1 bit)

S31 : S31
bits : 31 - 31 (1 bit)


RAM_COM03_1 (RAM_COM3_1)

display memory
address_offset : 0x30 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM03_1 RAM_COM03_1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S32 S33 S34 S35 S36 S37 S38 S39 S40 S41 S42 S43 S44 S45 S46 S47 S48 S49 S50 S51

S32 : S32
bits : 0 - 0 (1 bit)

S33 : S33
bits : 1 - 1 (1 bit)

S34 : S34
bits : 2 - 2 (1 bit)

S35 : S35
bits : 3 - 3 (1 bit)

S36 : S36
bits : 4 - 4 (1 bit)

S37 : S37
bits : 5 - 5 (1 bit)

S38 : S38
bits : 6 - 6 (1 bit)

S39 : S39
bits : 7 - 7 (1 bit)

S40 : S40
bits : 8 - 8 (1 bit)

S41 : S41
bits : 9 - 9 (1 bit)

S42 : S42
bits : 10 - 10 (1 bit)

S43 : S43
bits : 11 - 11 (1 bit)

S44 : S44
bits : 12 - 12 (1 bit)

S45 : S45
bits : 13 - 13 (1 bit)

S46 : S46
bits : 14 - 14 (1 bit)

S47 : S47
bits : 15 - 15 (1 bit)

S48 : S48
bits : 16 - 16 (1 bit)

S49 : S49
bits : 17 - 17 (1 bit)

S50 : S50
bits : 18 - 18 (1 bit)

S51 : S51
bits : 19 - 19 (1 bit)


RAM_COM4_0

display memory
address_offset : 0x34 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM4_0 RAM_COM4_0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S00 S01 S02 S03 S04 S05 S06 S07 S08 S09 S10 S11 S12 S13 S14 S15 S16 S17 S18 S19 S20 S21 S22 S23 S24 S25 S26 S27 S28 S29 S30 S31

S00 : S00
bits : 0 - 0 (1 bit)

S01 : S01
bits : 1 - 1 (1 bit)

S02 : S02
bits : 2 - 2 (1 bit)

S03 : S03
bits : 3 - 3 (1 bit)

S04 : S04
bits : 4 - 4 (1 bit)

S05 : S05
bits : 5 - 5 (1 bit)

S06 : S06
bits : 6 - 6 (1 bit)

S07 : S07
bits : 7 - 7 (1 bit)

S08 : S08
bits : 8 - 8 (1 bit)

S09 : S09
bits : 9 - 9 (1 bit)

S10 : S10
bits : 10 - 10 (1 bit)

S11 : S11
bits : 11 - 11 (1 bit)

S12 : S12
bits : 12 - 12 (1 bit)

S13 : S13
bits : 13 - 13 (1 bit)

S14 : S14
bits : 14 - 14 (1 bit)

S15 : S15
bits : 15 - 15 (1 bit)

S16 : S16
bits : 16 - 16 (1 bit)

S17 : S17
bits : 17 - 17 (1 bit)

S18 : S18
bits : 18 - 18 (1 bit)

S19 : S19
bits : 19 - 19 (1 bit)

S20 : S20
bits : 20 - 20 (1 bit)

S21 : S21
bits : 21 - 21 (1 bit)

S22 : S22
bits : 22 - 22 (1 bit)

S23 : S23
bits : 23 - 23 (1 bit)

S24 : S24
bits : 24 - 24 (1 bit)

S25 : S25
bits : 25 - 25 (1 bit)

S26 : S26
bits : 26 - 26 (1 bit)

S27 : S27
bits : 27 - 27 (1 bit)

S28 : S28
bits : 28 - 28 (1 bit)

S29 : S29
bits : 29 - 29 (1 bit)

S30 : S30
bits : 30 - 30 (1 bit)

S31 : S31
bits : 31 - 31 (1 bit)


RAM_COM04_1 (RAM_COM4_1)

display memory
address_offset : 0x38 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM04_1 RAM_COM04_1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S32 S33 S34 S35 S36 S37 S38 S39 S40 S41 S42 S43 S44 S45 S46 S47

S32 : S32
bits : 0 - 0 (1 bit)

S33 : S33
bits : 1 - 1 (1 bit)

S34 : S34
bits : 2 - 2 (1 bit)

S35 : S35
bits : 3 - 3 (1 bit)

S36 : S36
bits : 4 - 4 (1 bit)

S37 : S37
bits : 5 - 5 (1 bit)

S38 : S38
bits : 6 - 6 (1 bit)

S39 : S39
bits : 7 - 7 (1 bit)

S40 : S40
bits : 8 - 8 (1 bit)

S41 : S41
bits : 9 - 9 (1 bit)

S42 : S42
bits : 10 - 10 (1 bit)

S43 : S43
bits : 11 - 11 (1 bit)

S44 : S44
bits : 12 - 12 (1 bit)

S45 : S45
bits : 13 - 13 (1 bit)

S46 : S46
bits : 14 - 14 (1 bit)

S47 : S47
bits : 15 - 15 (1 bit)


RAM_COM5_0

display memory
address_offset : 0x3C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM5_0 RAM_COM5_0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S00 S01 S02 S03 S04 S05 S06 S07 S08 S09 S10 S11 S12 S13 S14 S15 S16 S17 S18 S19 S20 S21 S22 S23 S24 S25 S26 S27 S28 S29 S30 S31

S00 : S00
bits : 0 - 0 (1 bit)

S01 : S01
bits : 1 - 1 (1 bit)

S02 : S02
bits : 2 - 2 (1 bit)

S03 : S03
bits : 3 - 3 (1 bit)

S04 : S04
bits : 4 - 4 (1 bit)

S05 : S05
bits : 5 - 5 (1 bit)

S06 : S06
bits : 6 - 6 (1 bit)

S07 : S07
bits : 7 - 7 (1 bit)

S08 : S08
bits : 8 - 8 (1 bit)

S09 : S09
bits : 9 - 9 (1 bit)

S10 : S10
bits : 10 - 10 (1 bit)

S11 : S11
bits : 11 - 11 (1 bit)

S12 : S12
bits : 12 - 12 (1 bit)

S13 : S13
bits : 13 - 13 (1 bit)

S14 : S14
bits : 14 - 14 (1 bit)

S15 : S15
bits : 15 - 15 (1 bit)

S16 : S16
bits : 16 - 16 (1 bit)

S17 : S17
bits : 17 - 17 (1 bit)

S18 : S18
bits : 18 - 18 (1 bit)

S19 : S19
bits : 19 - 19 (1 bit)

S20 : S20
bits : 20 - 20 (1 bit)

S21 : S21
bits : 21 - 21 (1 bit)

S22 : S22
bits : 22 - 22 (1 bit)

S23 : S23
bits : 23 - 23 (1 bit)

S24 : S24
bits : 24 - 24 (1 bit)

S25 : S25
bits : 25 - 25 (1 bit)

S26 : S26
bits : 26 - 26 (1 bit)

S27 : S27
bits : 27 - 27 (1 bit)

S28 : S28
bits : 28 - 28 (1 bit)

S29 : S29
bits : 29 - 29 (1 bit)

S30 : S30
bits : 30 - 30 (1 bit)

S31 : S31
bits : 31 - 31 (1 bit)


FCR

frame control register
address_offset : 0x4 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

FCR FCR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 HD SOFIE UDDIE PON DEAD CC BLINKF BLINK DIV PS

HD : High drive enable
bits : 0 - 0 (1 bit)

SOFIE : Start of frame interrupt enable
bits : 1 - 1 (1 bit)

UDDIE : Update display done interrupt enable
bits : 3 - 3 (1 bit)

PON : Pulse ON duration
bits : 4 - 6 (3 bit)

DEAD : Dead time duration
bits : 7 - 9 (3 bit)

CC : Contrast control
bits : 10 - 12 (3 bit)

BLINKF : Blink frequency selection
bits : 13 - 15 (3 bit)

BLINK : Blink mode selection
bits : 16 - 17 (2 bit)

DIV : DIV clock divider
bits : 18 - 21 (4 bit)

PS : PS 16-bit prescaler
bits : 22 - 25 (4 bit)


RAM_COM05_1 (RAM_COM5_1)

display memory
address_offset : 0x40 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM05_1 RAM_COM05_1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S32 S33 S34 S35 S36 S37 S38 S39 S40 S41 S42 S43 S44 S45 S46 S47

S32 : S32
bits : 0 - 0 (1 bit)

S33 : S33
bits : 1 - 1 (1 bit)

S34 : S34
bits : 2 - 2 (1 bit)

S35 : S35
bits : 3 - 3 (1 bit)

S36 : S36
bits : 4 - 4 (1 bit)

S37 : S37
bits : 5 - 5 (1 bit)

S38 : S38
bits : 6 - 6 (1 bit)

S39 : S39
bits : 7 - 7 (1 bit)

S40 : S40
bits : 8 - 8 (1 bit)

S41 : S41
bits : 9 - 9 (1 bit)

S42 : S42
bits : 10 - 10 (1 bit)

S43 : S43
bits : 11 - 11 (1 bit)

S44 : S44
bits : 12 - 12 (1 bit)

S45 : S45
bits : 13 - 13 (1 bit)

S46 : S46
bits : 14 - 14 (1 bit)

S47 : S47
bits : 15 - 15 (1 bit)


RAM_COM6_0

display memory
address_offset : 0x44 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM6_0 RAM_COM6_0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S00 S01 S02 S03 S04 S05 S06 S07 S08 S09 S10 S11 S12 S13 S14 S15 S16 S17 S18 S19 S20 S21 S22 S23 S24 S25 S26 S27 S28 S29 S30 S31

S00 : S00
bits : 0 - 0 (1 bit)

S01 : S01
bits : 1 - 1 (1 bit)

S02 : S02
bits : 2 - 2 (1 bit)

S03 : S03
bits : 3 - 3 (1 bit)

S04 : S04
bits : 4 - 4 (1 bit)

S05 : S05
bits : 5 - 5 (1 bit)

S06 : S06
bits : 6 - 6 (1 bit)

S07 : S07
bits : 7 - 7 (1 bit)

S08 : S08
bits : 8 - 8 (1 bit)

S09 : S09
bits : 9 - 9 (1 bit)

S10 : S10
bits : 10 - 10 (1 bit)

S11 : S11
bits : 11 - 11 (1 bit)

S12 : S12
bits : 12 - 12 (1 bit)

S13 : S13
bits : 13 - 13 (1 bit)

S14 : S14
bits : 14 - 14 (1 bit)

S15 : S15
bits : 15 - 15 (1 bit)

S16 : S16
bits : 16 - 16 (1 bit)

S17 : S17
bits : 17 - 17 (1 bit)

S18 : S18
bits : 18 - 18 (1 bit)

S19 : S19
bits : 19 - 19 (1 bit)

S20 : S20
bits : 20 - 20 (1 bit)

S21 : S21
bits : 21 - 21 (1 bit)

S22 : S22
bits : 22 - 22 (1 bit)

S23 : S23
bits : 23 - 23 (1 bit)

S24 : S24
bits : 24 - 24 (1 bit)

S25 : S25
bits : 25 - 25 (1 bit)

S26 : S26
bits : 26 - 26 (1 bit)

S27 : S27
bits : 27 - 27 (1 bit)

S28 : S28
bits : 28 - 28 (1 bit)

S29 : S29
bits : 29 - 29 (1 bit)

S30 : S30
bits : 30 - 30 (1 bit)

S31 : S31
bits : 31 - 31 (1 bit)


RAM_COM06_1 (RAM_COM6_1)

display memory
address_offset : 0x48 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM06_1 RAM_COM06_1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S32 S33 S34 S35 S36 S37 S38 S39 S40 S41 S42 S43 S44 S45 S46 S47

S32 : S32
bits : 0 - 0 (1 bit)

S33 : S33
bits : 1 - 1 (1 bit)

S34 : S34
bits : 2 - 2 (1 bit)

S35 : S35
bits : 3 - 3 (1 bit)

S36 : S36
bits : 4 - 4 (1 bit)

S37 : S37
bits : 5 - 5 (1 bit)

S38 : S38
bits : 6 - 6 (1 bit)

S39 : S39
bits : 7 - 7 (1 bit)

S40 : S40
bits : 8 - 8 (1 bit)

S41 : S41
bits : 9 - 9 (1 bit)

S42 : S42
bits : 10 - 10 (1 bit)

S43 : S43
bits : 11 - 11 (1 bit)

S44 : S44
bits : 12 - 12 (1 bit)

S45 : S45
bits : 13 - 13 (1 bit)

S46 : S46
bits : 14 - 14 (1 bit)

S47 : S47
bits : 15 - 15 (1 bit)


RAM_COM7_0

display memory
address_offset : 0x4C Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM7_0 RAM_COM7_0 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S00 S01 S02 S03 S04 S05 S06 S07 S08 S09 S10 S11 S12 S13 S14 S15 S16 S17 S18 S19 S20 S21 S22 S23 S24 S25 S26 S27 S28 S29 S30 S31

S00 : S00
bits : 0 - 0 (1 bit)

S01 : S01
bits : 1 - 1 (1 bit)

S02 : S02
bits : 2 - 2 (1 bit)

S03 : S03
bits : 3 - 3 (1 bit)

S04 : S04
bits : 4 - 4 (1 bit)

S05 : S05
bits : 5 - 5 (1 bit)

S06 : S06
bits : 6 - 6 (1 bit)

S07 : S07
bits : 7 - 7 (1 bit)

S08 : S08
bits : 8 - 8 (1 bit)

S09 : S09
bits : 9 - 9 (1 bit)

S10 : S10
bits : 10 - 10 (1 bit)

S11 : S11
bits : 11 - 11 (1 bit)

S12 : S12
bits : 12 - 12 (1 bit)

S13 : S13
bits : 13 - 13 (1 bit)

S14 : S14
bits : 14 - 14 (1 bit)

S15 : S15
bits : 15 - 15 (1 bit)

S16 : S16
bits : 16 - 16 (1 bit)

S17 : S17
bits : 17 - 17 (1 bit)

S18 : S18
bits : 18 - 18 (1 bit)

S19 : S19
bits : 19 - 19 (1 bit)

S20 : S20
bits : 20 - 20 (1 bit)

S21 : S21
bits : 21 - 21 (1 bit)

S22 : S22
bits : 22 - 22 (1 bit)

S23 : S23
bits : 23 - 23 (1 bit)

S24 : S24
bits : 24 - 24 (1 bit)

S25 : S25
bits : 25 - 25 (1 bit)

S26 : S26
bits : 26 - 26 (1 bit)

S27 : S27
bits : 27 - 27 (1 bit)

S28 : S28
bits : 28 - 28 (1 bit)

S29 : S29
bits : 29 - 29 (1 bit)

S30 : S30
bits : 30 - 30 (1 bit)

S31 : S31
bits : 31 - 31 (1 bit)


RAM_COM07_1 (RAM_COM7_1)

display memory
address_offset : 0x50 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

RAM_COM07_1 RAM_COM07_1 read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S32 S33 S34 S35 S36 S37 S38 S39 S40 S41 S42 S43 S44 S45 S46 S47

S32 : S32
bits : 0 - 0 (1 bit)

S33 : S33
bits : 1 - 1 (1 bit)

S34 : S34
bits : 2 - 2 (1 bit)

S35 : S35
bits : 3 - 3 (1 bit)

S36 : S36
bits : 4 - 4 (1 bit)

S37 : S37
bits : 5 - 5 (1 bit)

S38 : S38
bits : 6 - 6 (1 bit)

S39 : S39
bits : 7 - 7 (1 bit)

S40 : S40
bits : 8 - 8 (1 bit)

S41 : S41
bits : 9 - 9 (1 bit)

S42 : S42
bits : 10 - 10 (1 bit)

S43 : S43
bits : 11 - 11 (1 bit)

S44 : S44
bits : 12 - 12 (1 bit)

S45 : S45
bits : 13 - 13 (1 bit)

S46 : S46
bits : 14 - 14 (1 bit)

S47 : S47
bits : 15 - 15 (1 bit)


SR

status register
address_offset : 0x8 Bytes (0x0)
size : 32 bit
access : read-write
reset_value : 0x0
reset_Mask : 0x0

SR SR read-write 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ENS SOF UDR UDD RDY FCRSF

ENS : ENS
bits : 0 - 0 (1 bit)
access : read-only

SOF : Start of frame flag
bits : 1 - 1 (1 bit)
access : read-only

UDR : Update display request
bits : 2 - 2 (1 bit)
access : write-only

UDD : Update Display Done
bits : 3 - 3 (1 bit)
access : read-only

RDY : Ready flag
bits : 4 - 4 (1 bit)
access : read-only

FCRSF : LCD Frame Control Register Synchronization flag
bits : 5 - 5 (1 bit)
access : read-only


CLR

clear register
address_offset : 0xC Bytes (0x0)
size : 32 bit
access : write-only
reset_value : 0x0
reset_Mask : 0x0

CLR CLR write-only 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Resets to Resets to 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 SOFC UDDC

SOFC : Start of frame flag clear
bits : 1 - 1 (1 bit)

UDDC : Update display done clear
bits : 3 - 3 (1 bit)



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